JPH01217421A - 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 - Google Patents

非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法

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JPH01217421A
JPH01217421A JP63043575A JP4357588A JPH01217421A JP H01217421 A JPH01217421 A JP H01217421A JP 63043575 A JP63043575 A JP 63043575A JP 4357588 A JP4357588 A JP 4357588A JP H01217421 A JPH01217421 A JP H01217421A
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栄 田中
Yoshiaki Watanabe
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Seikosha KK
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  • Thin Film Transistor (AREA)
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はアクティブマトリクス型の液晶表示器等に利用
される、非晶質シリコン薄膜トランジスタアレイ基板お
よびその製造方法に関する。
［従来の技術］ 近年薄型の画像表示器として液晶マトリクス表示器、と
りわけ各画素毎にスイッチング素子を設けた、いわゆる
アクティブマトリクス型の液晶表示器が各所で研究開発
されている。上記スイッチング素子としては、非晶質シ
リコン（以下、ａ−８ｉという）を用いた旧Ｓ型の薄膜
トランジスタ（以下、ＴＰＴという）が主として利用さ
れている。
第８図はＴＰＴを用いたアクティブマトリクス型の液晶
表示器の構成例を示したものである。同図において、ゲ
ート配線８の中で例えばｘｌが選択されるとこれに連な
る各ＴＰＴ　２１ａのゲートは一斉にオンし、これらオ
ンしたＴＰＴのソースを通して、各ソース配線１２より
画像情報に対応した信号電圧が各ＴＦＴ　２１−ａのド
レインに伝達される。このドレインには画素電極（図示
せず）が接続され、この画素電極と、液晶層２２をはさ
んで他方の基板上に形成された対向電極２３との電圧差
により液晶層２２の光透過率を変化させて画像表示を行
う。
上記Ｘｔが非選択状態になると、これに連なる各ＴＰＴ
　２１−ａのゲートはオフとなり引続きＸｔ＋ｔが選択
されこれに連なる各ＴＰＴ　２１−ｂのゲートがオンし
、上記と同様の操作が行われる。なお上記ゲートがオフ
した後も、上記画素電極と対向電極２３間の電圧差は、
次に同一ゲート配線８が選択されるまで液晶層２２によ
り保存されるため、各画素に対応した液晶はスタティッ
ク駆動されることになり高コントラストの画像表示を得
ることができる。
第９図は上記ＴＦＴ　２１−ａおよび２１−ｂに用いら
れるａ−８ｉ　ＴＰＴの一例を示したものである。■は
ガラス等の絶縁性基板、２はゲート絶縁層、３は非晶質
シリコン層、４は保護絶縁層、９はゲート電極、１２は
ソース配線、１３は画素電極、１５はソース電極、１６
はドレイン電極である。同図に示すように、ゲート絶縁
層２および非晶質シリコン層３を挟んでゲート電極９と
ソース電極１５およびドレイン電極１Ｂが形成され、か
つゲート電極９がソース電極１５およびドレイン電極１
６よりも基板側に形成された構造を有するＴＰＴを逆ス
タガー型のＴＰＴと呼んでいる。
ところで、アクティブマトリクス型の液晶表示器におい
て、ゲート配線端子部は基板周辺部で外部回路と接続を
行わなければならないため、基板周辺部ではゲート絶縁
層２等がゲート配線端子部上に形成されないようにする
必要がある。通常は第８図に示すように、ゲート絶縁層
等を形成する時にメタルマスク１４を用いて絶縁性基板
１の周辺部をマスクし、このマスクされた部分にゲート
絶縁層等が形成されないようにしている。
［解決しようとする課題］ 第１１図は第１０図に示すような方法でゲート絶縁層等
を形成したときのソース配線の端子部の様子を示した断
面図である。同図において、■は絶縁性基板、２はゲー
ト絶縁層、７はソース配線端子部、８はソース配線であ
る。ところで第１０図に示すようなメタルマスクを用い
てゲート絶縁層等を形成すると、第１１図に示されるよ
うにソース配線端子部７の部分にもゲート配線２は形成
されない。従ってソース配線８はゲート絶縁層２と絶縁
性基板１の境界を跨いで形成されることに、なり、この
ように下地の違い、あるいは境界部における段差等の影
響により、ソース配線８の境界部付近では応力が生じ、
膜はがれあるいは断線が生じることがあり、製造歩留り
に対し大きな問題点となっていた。
本発明は上記従来の欠点に鑑みなされたものであり、ソ
ース配線の端子部付近における膜はがれあるいは断線を
低減し、製造歩留りを向上させることを目的としている
。
［課題を解決するための手段］ 本発明は、絶縁性基板上に形成されゲート絶縁層を有す
る逆スタガー型の非晶質シリコン薄膜トランジスタアレ
イを有する基板において、ソース配線端子部の下層にゲ
ート絶縁層を設けることにより、上記目的を達成してい
る。
上記非晶質シリコン薄膜トランジスタアレイ基板は、上
記ゲート絶縁層をゲート配線端子部以外の部分に被着形
成する工程と、ソース配線端子部を上記ゲート絶縁層上
に被着形成する工程とを少なくとも有して製造される。
上記ゲート絶縁層を形成する際には、ゲート配線端子部
をマスクし、ソース配線端子部をマスクしない形状を有
したメタルマスクを用いるのが好ましい。
［実施例コ 以下、本発明の一実施例を第１図〜４図に基いて説明す
る。第１図〜３図はそれぞれ同一工程（ａ）〜（ｄ）に
よって形成されるソース配線端子部、ゲート配線端子部
およびＴＰＴ部を示すもので、この製造工程について説
明する。
（ａ）ゲート電極９およびゲート配線８が形成されたガ
ラス等の絶縁性基板１に窒化シリコンによるゲート絶縁
層２、非晶質シリコン層３、窒化シリコンによる保護絶
縁層４をプラズマＣＶＤ法゛により堆積する。上記各層
は、第４図に示すようなメタルマスク１４ａを用いてゲ
ート配線端子部のみをマスクして堆積する。従って第２
図（ａ）に示すようにゲート配線端子部７上には上記各
層は堆積されないが、第１図（ａ）に示すようにソース
配線端子部には上記各層は堆積される。
（ｂ）保護絶縁層４をＴＰＴＰ２Ｏ６残し、他の部分を
緩衝フッ酸溶液によりエツチングする。
（Ｃ）非晶質シリコン層３とのオーミックコンタクトを
目的として、ｎ型の不純物を含んだシリコン層（以下、
ｎ型シリコン層という）　１０をプラズマＣＶＤ法によ
り堆積し、次に金属層１１を真空蒸着法により堆積する
。金属層１１をソース電極およびドレイン電極の形状に
バターニングし、このパターニングされた金属層１１お
よび保護絶縁層４をマスクとして、非晶質シリコン層３
およびｎ型シリコン層ｌＯを有機アルカリ系の溶液を用
いてエツチング除去する。
（ｄ）透明導電層６を真空蒸着法により堆積し、これを
塩化第二鉄系の溶液を用いて選択的にエツチング除去し
て、ソース配線１２および画素電極１３を形成する。こ
の時ソース配線端子部５は第１図（ｄ）に示すようにゲ
ート絶縁層２上に形成されている。
以上のようにして形成されたａ−８ｔ　ＴＦＴアレイ基
板では、第４図に示すようなメタルマスク１４ａを使用
してゲート絶縁層２等が形成されるため、ゲート配線端
子部７は、第２図（ｄ）に示されるように、表面が露出
した状態であり、ソース配線端子部５は、第１図（ｄ）
に示されるように、ゲート絶縁層２上にフラットに形成
されることになる。
第５〜７図は本発明の他の実施例におけるソース配線端
子部の構成を示した断面図である。これらの図において
、■は絶縁性基板、２はゲート絶縁層、３はａ−８ｉ層
、５はソース配線端子部、６は透明導電層、１０はｎ型
シリコン層、１１は金属層である。
第５図における実施例は、ソース配線端子部５を透明導
電層６と金属層１１で形成したものである。
第６図における実施例は、ソース配線端子部５を透明導
電層６、金属層１１およびｎ型シリコン層ＩＯで形成し
たものである。
第７図における実施例は、ソース配線端子部５を透明導
電層６、金属層１１およびｎ型シリコン層３で形成した
ものである。
上記実施例は、いずれもゲート絶縁層２を形成するとき
に、第４図に示すようなメタルマスク１４ａを用いたも
のであるため、ソース配線端子部５はゲート絶縁層２上
にフラットに形成されている。
以上の説明から明らかなように、本発明ではデー４絶縁
層の形成の時にゲート配線端子部をマスクし、ソース配
線端子部をマスクしないために、ゲート配線端子部は従
来と同様に露出させたままでソース配線端子部はゲート
絶縁層上にフラットに形成可能である。また上記の製造
はメタルマスクの形状を変更することのみにより達成可
能である。
［効果］ 本発明によれば、ゲート絶縁層上にソース配線端子部を
形成するため、ソース配線端子部付近でのソース配線の
膜はがれ、断線等が大幅に減少し、製造歩留りの大幅な
向上が期待できる。
しかもゲート絶縁層を形成する際に、ゲート配線端子部
のみをマスタしてソース配線端子部はマスクしないよう
にすることにより、製造工程数は従来と何ら変わること
がなく、工程槽をもたらすことがない。
【図面の簡単な説明】
第１〜３図はそれぞれ工程（ａ）〜（ｄ）にて製造され
るソース配線端子部、ゲート配線端子部およびトランジ
スタ部を示した工程断面図、第４図は本発明の実施に用
いるメタルマスクおよび絶縁性基板の関係を示した斜視
図、第５〜７図は本発明の他の実施例のソース配線端子
部の断面図、第８図はアクティブマトリクス型液晶表示
器の構成を示した回路図、第９図は逆スタガー型の非晶
質シリコン薄膜トランジスタの一例を示した断面図、第
１０図は従来例の製造方法に用いられるメタルマスクお
よび絶縁性基板の関係を示した斜視図、第１１図は従来
のソース配線端子部の断面図である。 １・・・絶縁性基板 ２・・・ゲート絶縁層 ３・・・非晶質シリコン層 ５・・・ソース配線端子部 ７・・・ゲート配線端子部 ８・・・ゲート配線 １２・・・ソース配線 １４ａ・・・メタルマスク 以　　上 第１図 第２図 第３因 １ｌｋａ　　、％’７ルマスフ 第５因 第９因 第１１図

Claims (3)

    【特許請求の範囲】
  1. （１）絶縁性基板上に形成されゲート絶縁層を有する逆
    スタガー型の非晶質シリコン薄膜トランジスタアレイと
    、この非晶質シリコン薄膜トランジスタアレイのゲート
    電極同志を連結するゲート配線と、ソース電極同志を連
    結するソース配線とを有し、上記ゲート絶縁層をソース
    配線端子部の下層に設けたことを特徴とする非晶質シリ
    コン薄膜トランジスタアレイ基板。
  2. （２）絶縁性基板上に形成されゲート絶縁層を有する逆
    スタガー型の非晶質シリコン薄膜トランジスタアレイと
    、この非晶質シリコン薄膜トランジスタアレイのゲート
    電極同志を連結するゲート配線と、ソース電極同志を連
    結するソース配線とを少くとも有して形成される非晶質
    シリコン薄膜トランジスタアレイ基板の製造方法におい
    て、上記ゲート絶縁層をゲート配線端子部以外の部分に
    被着形成する工程と、ソース配線端子部を上記ゲート絶
    縁層上に被着形成する工程とを有することを特徴とする
    非晶質シリコン薄膜トランジスタアレイ基板の製造方法
    。
  3. （３）上記ゲート絶縁層を形成するときに、ゲート配線
    端子部をマスクし、ソース配線端子部をマスクしない形
    状を有したメタルマスクを使用することを特徴とする請
    求項２記載の非質シリコン薄膜トランジスタアレイ基板
    の製造方法。
JP63043575A 1988-02-26 1988-02-26 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 Pending JPH01217421A (ja)

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