JPS61256377A - 画像表示メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、陰極線管ディスプレイ装置等の表示装置に用
いられる画像表示メモリ装置に関するものである。

従来の技術 近年コンピュータ・グラフィックスの技術の進歩にとも
ない、高解像度々表示装置が求められている。そして、
画像表示メモリが大容量になυ、また、より高速に前記
画像表示メモリにベクトル等のグラフィックパターンを
書き込む技術が重要になってきた。

以下、図面を参照し々から、上述した従来の画像メモリ
装置の一例について峠明する。

第３図−従来の回［像メモリ装置のブロック図を示すも
のである。第３図において、１に１テータバスで、ｃｐ
ｔｒ又はグラフィックプロセッサ等のプロセッサか、デ
ータをメモリ回路に書き込んだり、メモリ回路から読み
出したりする時に、このデータバスを通してデータの転
送を行う。２はアドレスバスで、上記プロセッサがメモ
リ回路の読み出しや書き込みを行う際のアドレスをメモ
リ回路にこのアドレスバスを通して力える。７はゲート
回路で、前記プロセッサがメモリ回路からデータを読み
込む時以外は、メモリ回路の出力をデータバスに出力し
ないようにするだめの回路である。８はメモリ回路で、
画像データを記憶するためのものである。９はパラレル
・シリアル変換回路で、メモリ回路のパラレル出力をシ
リアルのビデオ信号に変換するだめの回路である。１２
はビデオ信号線で、前記パラレル・シリアル変換回路の
出力信号線である。

メモリ回路８のアドレス信号線はアドレスバス２に接続
さｔ１２、メモリ回路８のデータ入力信閃線はデータバ
ス１に接続され、メモリ回路８のデータ出力信号線に１
パラレル・シリアル変換回路９とゲート回路７を介して
データバスに接続されている。

以上のように構成されたメモリ装置について、以下第４
図を用いてその動作について説明する。。

第４図は、メモリ回路の１語を１６ヒツトとじて、画像
の１ラインがＮ詔で構成さねている場合のメモリ配置図
である。

従来のメモリ装置（第３図）では、メモリ回路８にデー
タの岩き込みを行う時は、描画プロセッサから書き込み
を行うビットのアドレスをアドレスバス２を通してメモ
リ回路８に設定し、データバス１よりデータを与えてデ
ータの省き込みを行う。一方、書き込１れたデータを読
み出して映像信号に変換する手順は、プロセッサ又は読
み出し用のプロセッサからメモリ回路８にアドレスバス
２を通してアドレスデータを順次力えて、メモリ回路８
のデータをパラレル書シリアル変換器９で５ヘー／ シリアルデータに変換して映像信号とする。

次に、第４図すのようなデータを書き込む場合の手順を
説明する。黒印のデータを書き込む時は、０番地のＯビ
ットから１５ビットまでデータを書き込み、次に１番地
の０ビツトから３ビツト捷でのデータを書き込むことで
実現される。次に、白印のデータを書き込む時は、Ｎ番
地の１ビットにデータを書き込み、次に２Ｎ番地の１ビ
ツトにデータを書き込み、順次、３Ｎ番地、４Ｎ番地、
５Ｎ番地の１ビットにデータを書き込むことで実現され
る。

発明が解決しようとする問題点 しかし上記の構成では、黒印のようなデータを書き込む
場合は、１メモリサイクル（アドレス／くス２に一回の
アドレスを出力し、メモリ回路８を読み書きするザイク
ル）で多数のビットにデータを書き込むことができるが
、白印のようなデータでは１メモリサイクルで、１ビツ
トにしかデータを書き込むことができ々い。黒印のよう
なデータは、特殊な場合で、斜線のデータを書き込む場
合６ベーン では、１アトｌ／ス中に書き込捷れるデータは、１ビッ
トであり、１メモリサイクル当り１ビットのデータしか
書き込めず、高速な書き込みが行なえないという欠点を
有していた。

本発明は上記問題点を解決するもので、１メモリサイク
ルで多数のビットを書き込むことのできる画像表示メモ
リ装置を提供することを目的とするものである。

問題点を解決するための手段 上記の目的を達成するために、本発明の画像表示メモリ
装置は、−面のビデオ信号を発生するだめの画像メモリ
を複数の独立したメモリ装置と、各メモリ装置の出力を
合成するだめのノくラレル・シリアル変換回路制御回路
により構成する。各メモリ装置には、制御信号によって
メモリ装置ごとに異ったアドレスにデータを書き込める
ようにするだめのアドレスデコーダをメモリ回路とアド
レスバスの間に接続している。

作用 この構成によって、各メモリ装置に異なったア７　・・
− トレスを設定し、１メモリザイクルで多数のビットにデ
ータを碧へ込むととができ、表示メモリに高速での書き
込みが可能となる。

実施例 以下、本発明の一実施例について、図面を参照しなから
説１明する。第１図は、一実施例のブロック図を示すも
ので、１　ｍ　（１６ビツト）を４つのメモリ装置によ
って構成している。図において、１はデータバス、２は
アドレスバス、３は第１のメモリ装置、４は第２のメモ
リ装置、５は第４のメモリ装置、１０はパラレル・シリ
アル変換回路制御回路、１１はパラレル・シリアル変換
回路制御信号線、１３にアドレスデコーダ制御信号線で
ある。メモリ装置３，４．５の構成は、アドレスデコー
ダ６、ゲート回路７、メモリ回路８、パラレル・シリア
ル変換回路９より構成されている。

１２は各メモリ装置より合成されたビデオ信号線である
。

次に、その動作について第２図を参照しながら説明する
。第２図は、第１図に示した一実施例の各メモリ装置の
アドレスマツプａと、データ有き込みの一例すを示すも
のである。

アドレスデコーダ６は、アドレスデコーダ制御線１３が
ノンアクティブの時は、各メモリ装置のアドレスデコー
ダ出力が入力アドレスをその捷ま出力する。たとえば、
第２図ａ［おいて、入力アドレスが０番地の時、各メモ
リ装置のアドレスデコーダは０番地が出力される。アド
レスデコーダ制御線１３がアクティブの時は、第２図乙
において入力アドレスが０番地の時、第１のメモリ装置
３のアドレスデコーダの出力は０番地、第２のメモリ装
置４のアドレスデコーダの出力はＮ番地、第３のメモリ
装置のアドレスデコーダの出力は２Ｎ番地、第４のメモ
リ装置５のアドレスデコーダの出力は３Ｎ番地というよ
うに、各メモリ装置のアドレスデコーダが４ビット×４
ビットの正方領域のメモリをアクセスするアドレスを出
力をするように設定されている。

次に、第２図すを用いてデータの書き込み手順を示す。

まず、黒印のようなデータを書き込む時９ヘ一） は、アドレスデコーダ制御信号線１３をノンアクティブ
にして、アドレスバス２に０番地を設定し、データバス
１には各メモリ装置のＯビットから３ビットにデータを
書き込むよう々データを出力する。

次に、白印のようなデータを書き込む時は、アドレスデ
コーダ制御信号線１３をアクティブにして、アドレスバ
ス２に０番地を設定し、第２．第３、第４のメモリ装置
の１ビツト目にデータを書き込む、このように、複数の
メモリ装置で１画面を構成することによって、１メモリ
ザイクルで、多数のビットにデータを書き込むことが可
能となり、表示メモリに高速書き込みができる。

次に、データを読み出して映像信号を合成する手順を説
明する。

０番地からＮ−１番地のデータの映像信号を合成する時
を説明する。パラレル・シリアル変換制御回路１ｏによ
って１メモリザイクルでまず、第１のメモリ装置の４ビ
ツトのシリアルデータ出力を、次に第２のメモリ装置、
次に第３のメモリ装置ｏベーノ 置、次に第４のメモリ装置のシリアルデータを出力する
ことで映像信号を合成する。

次に、Ｎ番地から２Ｎ−１番地のデータの映像信号を合
成する時を説明する。１メモリザイクル内で、第２のメ
モリ装置、第３．第４．第１のメモリ装置の順にシリア
ルデータを出力して、映像信号を合成する。

々お、本実施例でのアドレスデコーダ６は、アドレスデ
コーダ回路でなく、ＲＯＭによる変換回路でもよい。

発明の効果 以」二のように本発明によれば、複数のメモリ装置とパ
ラレル・シリアル変換制御回路と、各メモリ装置に接続
されているアドレスデコーダ回路を備えることにより、
１メモリザイクルで多数のビットに書き込みができて表
示メモリへ高速の書き込みができ、高速なベクトル描画
が可能となり、その実用的効果は大なるものがある１、

【図面の簡単な説明】

第１図は、本発明の一実施例における画像表示１１へ− メモリ装置のブロック図、第２図ａ、ｂｉゴそのメモリ
装置のアドレスマツプとデータ書き込み例の模式図、第
３図は従来例の画像表示メモリ装置のブロック図、第４
図ａ、ｂはそのメモリ装置のアドレスマツプとデータ書
き込み例の模式図である。 ３・・・・・第１のメモリ装置、４　　第２のメモリ装
置、５・　第４のメモリ装置、６・・・・・アドレスデ
コーダ、１０・・・・パラレルφシリアル変換制御回路
、１１−・・パラレル・シリアル変換制御線、１３・・
・・アドレスデコーダ制御信号線。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名ｑ Ｓ 綜　　　　− θ（＜＜く＜−−−−−２ 〜へ！怖　　　　　　。

Claims (2)

【特許請求の範囲】
1. （１）ラスタースキャン形の表示器の１画面を記憶する
   画像メモリを複数の分割したメモリ装置によって構成し
   、前記画像メモリの１つのアドレスによってアクセスさ
   れるデータが前記複数のメモリ装置を同一の前記アドレ
   スでアクセスした時の前記複数のメモリ装置の各メモリ
   装置のデータによって構成され、各メモリ装置のパラレ
   ル・シリアル変換回路によってメモリのパラレルデータ
   をシリアルデータに変換し、前記複数のメモリ装置の各
   シリアルデータの出力タイミングをパラレル・シリアル
   制御回路によって制御して前記複数のメモリ装置のシリ
   アルデータから１画面のシリアルデータを構成すること
   を特徴とする画像表示メモリ装置。
2. （２）メモリ装置内のメモリ回路のデータ入力が、デー
   タバスに接続され、前記メモリ回路のデータ出力がパラ
   レル・シリアル変換回路と、ゲート回路を介してデータ
   バスに接続され、前記メモリ回路のアドレス入力が、ア
   ドレスデコーダ制御信号によって制御されているアドレ
   スデコーダを介してアドレスバスに接続されていること
   を特徴とする特許請求の範囲第１項記載の画像表示メモ
   リ装置。