JPS61258389A - メモリ制御信号発生装置 - Google Patents
メモリ制御信号発生装置Info
- Publication number
- JPS61258389A JPS61258389A JP60097837A JP9783785A JPS61258389A JP S61258389 A JPS61258389 A JP S61258389A JP 60097837 A JP60097837 A JP 60097837A JP 9783785 A JP9783785 A JP 9783785A JP S61258389 A JPS61258389 A JP S61258389A
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- JP
- Japan
- Prior art keywords
- shift register
- output
- dram
- 4fsc
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Color Television Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はテレビジョン信号を画像表示する際に、５２５
本インタレース走査を５２５本ノンインタレース走査に
変換して高精細画像として表示する際に用いる高精細信
号変換装置（インタレースからノンインタレースへの変
換装置）に係り。
本インタレース走査を５２５本ノンインタレース走査に
変換して高精細画像として表示する際に用いる高精細信
号変換装置（インタレースからノンインタレースへの変
換装置）に係り。
特に該変換装置において記憶装置として使用されるＤＲ
ＡＭを駆動するための制御信号を発生するメモリ制御信
号発生装置に関する。
ＡＭを駆動するための制御信号を発生するメモリ制御信
号発生装置に関する。
テレビ画像のディジタル処理技術の進展に伴い画像を記
憶する大容量の画像メモリの必要性が高まっている。一
般にテレビ画像のディジタル処理の分野では、クロック
パルスの周波数トして４．ｆｓｃ （ｆｓｃは色副搬送
波周波数で３．５７９５４５ ＭＨｚ）が用いられる。
憶する大容量の画像メモリの必要性が高まっている。一
般にテレビ画像のディジタル処理の分野では、クロック
パルスの周波数トして４．ｆｓｃ （ｆｓｃは色副搬送
波周波数で３．５７９５４５ ＭＨｚ）が用いられる。
Ｊｆｓｃ中１４．３ Ｍ Ｈｚであり１周期は約７０ｎ
ｓとなる。大容量画像メモリとしてはＳ ＲＡＭ（Ｓ
ｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ ）、 Ｄ ＲＡＭ （ＤｙｎａｍｉｃＲａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）、 ＣＣＤ （Ｃｈ
ａｒｇｅ ＣｏｕｐｌｅｄＤｅｎｉｃｅ ）などが考え
られているが、使い易すさからＳＲＡＭおよびＤＲＡＭ
が使用されることが多い。
ｓとなる。大容量画像メモリとしてはＳ ＲＡＭ（Ｓ
ｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ ）、 Ｄ ＲＡＭ （ＤｙｎａｍｉｃＲａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）、 ＣＣＤ （Ｃｈ
ａｒｇｅ ＣｏｕｐｌｅｄＤｅｎｉｃｅ ）などが考え
られているが、使い易すさからＳＲＡＭおよびＤＲＡＭ
が使用されることが多い。
ＳＲＡＭは、ＤＲＡＭと比較すると高速で駆動回路も簡
単であるという特長を持っているが。
単であるという特長を持っているが。
高価なｔめＤ Ｒ，Ａ Ｍが使用されろ傾向にある。
ＤＲＡＭは、コンピュータ、情報機器端末などに広く利
用されているが、これらの分野では高速性が要求される
ようになり、アクセスタイムが１００ｙＬｓ 、 １２
０ｙＬｓ 、 １５０ｎｓなとの高速Ｄ ＲＡＭが使用
されろようになってきた。ＤＲＡＭをり−ド／ライトサ
イクルのモードで使用する場合。
用されているが、これらの分野では高速性が要求される
ようになり、アクセスタイムが１００ｙＬｓ 、 １２
０ｙＬｓ 、 １５０ｎｓなとの高速Ｄ ＲＡＭが使用
されろようになってきた。ＤＲＡＭをり−ド／ライトサ
イクルのモードで使用する場合。
リード／ライトサイクルタイムは、アクセスタイムの約
２倍であり一例として、 １００ｎｓアクセスタイム
のＤＲＡＭでは２３０ｒｃｓである。コンピュータ、情
報端末機器などでは、リード／ライトサイクルタイムと
しては％ ４００ｎｓ〜５００ｎｓで使用されることが
多く１例えば前記２３０ｎｓのＤＲＡＭを使用すると１
７０＋ｓｓ 〜２７０ｎｓのマージンがある。
２倍であり一例として、 １００ｎｓアクセスタイム
のＤＲＡＭでは２３０ｒｃｓである。コンピュータ、情
報端末機器などでは、リード／ライトサイクルタイムと
しては％ ４００ｎｓ〜５００ｎｓで使用されることが
多く１例えば前記２３０ｎｓのＤＲＡＭを使用すると１
７０＋ｓｓ 〜２７０ｎｓのマージンがある。
ある。
テレビ信号なデ・イジタル画像処理する場合。
前記したようにサイクルタイムは７０ｒＬＳであり。
このような高速で動作するＤＲＡＭはないので。
並列化して用いる必要がある。ディジタル回路の特性か
ら４並列化して用いると都合がよく。
ら４並列化して用いると都合がよく。
この場合、サイクルタイムは２８０ルＳである。現在、
比較的高速のり−ド／ライトサイクルタイムが２３０１
ｓ ＣＯＤ ＲＡ Ｍを用いた場合、マージンは約５０
ｙｚｓであり、このような高速で動作させるための駆動
回路は開発されていない。例えば。
比較的高速のり−ド／ライトサイクルタイムが２３０１
ｓ ＣＯＤ ＲＡ Ｍを用いた場合、マージンは約５０
ｙｚｓであり、このような高速で動作させるための駆動
回路は開発されていない。例えば。
文献（ＴＭＭ ４１６４Ｃ、を子技術１９８１年３月号
）にはＤＲＡＭの駆動法は述べられているが、前記した
ような高速のり−ド／ライトサイクルで動作せしめる装
置は開示されていない。
）にはＤＲＡＭの駆動法は述べられているが、前記した
ような高速のり−ド／ライトサイクルで動作せしめる装
置は開示されていない。
本発明の目的は、ＤＲＡＭをリード／ライトサイクルタ
イム２８０３５で動作せしめるためのメモリ制御信号発
生装置を提供するにある。
イム２８０３５で動作せしめるためのメモリ制御信号発
生装置を提供するにある。
上記した目的を達成するため本発明では、４ｆｓｃをク
ロックとし、 ４ｆｓｃを１／４分周した信号を入力と
する第１のシフトレジスタと４ｆｓｃを反転した信号を
クロックとし、第１のシフトレジスタの出力を入力とす
る第２のシフトレジスタを具備し、第１と第２のシフト
レジスタの出力の論理演算を行うことにより、ＲＡＳ、
ＣＡＳおよびＷＥなどのメモリ制御信号を発生せしめる
ようにした。
ロックとし、 ４ｆｓｃを１／４分周した信号を入力と
する第１のシフトレジスタと４ｆｓｃを反転した信号を
クロックとし、第１のシフトレジスタの出力を入力とす
る第２のシフトレジスタを具備し、第１と第２のシフト
レジスタの出力の論理演算を行うことにより、ＲＡＳ、
ＣＡＳおよびＷＥなどのメモリ制御信号を発生せしめる
ようにした。
以下１本発明の実施例を第１図、第２図および第３図に
より説明する。第３図は、ＤＲＡＭを駆動するための主
要なタイミングチャートを示したものである。ただし、
リード／ライトモードである。ＣＬＫはクロック周波数
は４ｆｓｃ 、デユーティ比は５０％である。ＡＤＤＲ
ＥＳはＤＲＡＭ内の記憶素子の番地、 ＲＡＳ （Ｒｏ
ｗ Ａｄｄｒｅｓｓ ５ｔｒｏｂｅ）ＣＡｓ （ＣＣｏ
１１ｕ Ａｃ１ｄｒｅｓｓ ５ｔｒｏｂｅ ）、 Ｗ
Ｂ （Ｗｒｉｔｅ Ｅｎａｂｌｅ）はメモリ制御信号で
ある。ｔＲＰ ｒ ｔＲＡＳなどは、ＤＲＡＭの交流特
性を表すパラメータで１表１は高速ＤＲＡＭの代表的な
数値例である。
より説明する。第３図は、ＤＲＡＭを駆動するための主
要なタイミングチャートを示したものである。ただし、
リード／ライトモードである。ＣＬＫはクロック周波数
は４ｆｓｃ 、デユーティ比は５０％である。ＡＤＤＲ
ＥＳはＤＲＡＭ内の記憶素子の番地、 ＲＡＳ （Ｒｏ
ｗ Ａｄｄｒｅｓｓ ５ｔｒｏｂｅ）ＣＡｓ （ＣＣｏ
１１ｕ Ａｃ１ｄｒｅｓｓ ５ｔｒｏｂｅ ）、 Ｗ
Ｂ （Ｗｒｉｔｅ Ｅｎａｂｌｅ）はメモリ制御信号で
ある。ｔＲＰ ｒ ｔＲＡＳなどは、ＤＲＡＭの交流特
性を表すパラメータで１表１は高速ＤＲＡＭの代表的な
数値例である。
表 １
単位：ｎ、３
以下１表１の数値例を用いて説明する。
リード／ライトサイクルタイムは２８０ｎｓであるから
、この時間内で１サイクル終了させることが必要である
。そのためには１表１に示した交流特性を満足するよう
に時間を配分する必要ｂ’−ある。クロックＣＬＫは４
ｆｓｃ（約１４．３ＭＨｚ）であるから、サイクルタイ
ムば７０ｎｓ、パルス幅は３５ｎｓである。このため２
表１に示したｔＲＰ ＋ ’Ｒｉ８などの交流特性は、
３５ｎ、ｓの整数倍となるよって設計すると都合がよ
いが、仕様を満足させるためには、必ずしも３５ｎｓの
整数倍とならない。第３図ではＲＡＳ 、ＣＡＳに関す
る仕様については、 ３５ｎｓの整数倍としたがＷＥに
ついては仕様を満足させるため、 ３５ｎｓの整数倍で
はないようにした。
、この時間内で１サイクル終了させることが必要である
。そのためには１表１に示した交流特性を満足するよう
に時間を配分する必要ｂ’−ある。クロックＣＬＫは４
ｆｓｃ（約１４．３ＭＨｚ）であるから、サイクルタイ
ムば７０ｎｓ、パルス幅は３５ｎｓである。このため２
表１に示したｔＲＰ ＋ ’Ｒｉ８などの交流特性は、
３５ｎ、ｓの整数倍となるよって設計すると都合がよ
いが、仕様を満足させるためには、必ずしも３５ｎｓの
整数倍とならない。第３図ではＲＡＳ 、ＣＡＳに関す
る仕様については、 ３５ｎｓの整数倍としたがＷＥに
ついては仕様を満足させるため、 ３５ｎｓの整数倍で
はないようにした。
第３図で０内は仕様の限界値（この場合最小値）である
。
。
第１図に、第３図のタイミングチャートに示したメモリ
制御信号を発生させるための装置（すなわち本発明の一
実施例）を示す。第１図で。
制御信号を発生させるための装置（すなわち本発明の一
実施例）を示す。第１図で。
１．２，３．４はＤフリップフロップ（以下Ｄ−ＦＦと
略記する）、５，６，７．８は２人力ＮＡＮＤ回路、９
，１０．１１はインバータである。Ｄ−ＦＦＩおよびＤ
−ＦＦ２は第１のシフトレジスタを構成し、Ｄ−ＦＦ３
およびＤ−ＦＦ４は第２のシフトレジスタを構成する。
略記する）、５，６，７．８は２人力ＮＡＮＤ回路、９
，１０．１１はインバータである。Ｄ−ＦＦＩおよびＤ
−ＦＦ２は第１のシフトレジスタを構成し、Ｄ−ＦＦ３
およびＤ−ＦＦ４は第２のシフトレジスタを構成する。
第１０シフトレジスタのクロックはＣＬＫ、第２のシフ
トレジスタのクロックはＣＬＫである。また、第２のシ
フトレジスタの入力は、第１のシフトレジスタの第１ビ
ット出力Ｑ１である。
トレジスタのクロックはＣＬＫである。また、第２のシ
フトレジスタの入力は、第１のシフトレジスタの第１ビ
ット出力Ｑ１である。
第２図に、第１図に示したメモリ制御信号発生装置の詳
細なタイミングチャートを示ス、第３図に示したタイミ
ングは、下記論理式によりＦｒ’Ｊ 、 ＣＡ Ｓを発
生させることにより実現することができる。
細なタイミングチャートを示ス、第３図に示したタイミ
ングは、下記論理式によりＦｒ’Ｊ 、 ＣＡ Ｓを発
生させることにより実現することができる。
ＲＡＳ ＝ Ｑ２Ｑ３ （１１
てτ”Ｊ ＝ （：５Ｑ４（２）
次に、ＷＥを発生させるために、まずＱｌを２０ｎｓ遅
延させた信号Ｑｘを発生させ；、、ＷＥは下式により発
生させることが可能である。
延させた信号Ｑｘを発生させ；、、ＷＥは下式により発
生させることが可能である。
ＷＥ ＝ ＱＸＱ２ （３）
Ｑｘは、Ｄ−ＦＦＩの出力Ｑ１をインバータ１０および
１１で遅延させることにより得ることができる。
１１で遅延させることにより得ることができる。
遅延時間域の調整は、インバータの数により行いインバ
ータの数が奇数の場合はＤ−ＦＦＩの出力Ｑ１を用いれ
ばよい。
ータの数が奇数の場合はＤ−ＦＦＩの出力Ｑ１を用いれ
ばよい。
本発明によれば、ＤＲＡＭを高速で動作させることがで
きるので、映像信号を記憶せしめることができ１画像メ
モリを容易に構成できるという効果がある。
きるので、映像信号を記憶せしめることができ１画像メ
モリを容易に構成できるという効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示した実施例のタイミングチャート、第３図はＤＲ
ＡＭを駆動する制御信号のタイミングチャートである。 １．２，３．４・・・Ｄ−フリップフロップ５．６，７
．８・・・２人力ＮＡＮＤ回路。 ９ 、１０ 、１１・・・インバータ。 代理人弁理士 小 川 勝 ′男 第２図 第３図
図に示した実施例のタイミングチャート、第３図はＤＲ
ＡＭを駆動する制御信号のタイミングチャートである。 １．２，３．４・・・Ｄ−フリップフロップ５．６，７
．８・・・２人力ＮＡＮＤ回路。 ９ 、１０ 、１１・・・インバータ。 代理人弁理士 小 川 勝 ′男 第２図 第３図
Claims (1)
- クロックＣＬＫとしてｆｓｃ（ｆｓｃは副搬送波周波
数）を使用し、４ｆｓｃを１／４分周した信号を入力と
する第１のシフトレジスタと、＠ＣＬＫ＠をクロックと
し第１のシフトレジスタの第１ビットの出力を入力とす
る第２のシフトレジスタを具備し、第１のシフトレジス
タの出力と第２のシフトレジスタの第１ビットの出力と
の論理演算および第２のシフトレジスタの出力と第１の
シフトレジスタの出力との論理演算により、ＤＲＡＭ（
ダイナミック・ランダム・アクセス・メモリ）を駆動す
るための＠ＲＡＳ＠および＠ＣＡＳ＠信号を発生させ、
第１のシフトレジスタの第１ビットの出力をインバータ
を用いて所望の時間遅延させた信号と、第１のシフトレ
ジスタの出力との論理演算により＠ＷＥ＠信号を発生さ
せることにより、２８０ｎｓ（１／ｆｓｃ）の時間内で
リード／ライトモード動作を可能ならしめることを特徴
とするメモリ制御信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097837A JPS61258389A (ja) | 1985-05-10 | 1985-05-10 | メモリ制御信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097837A JPS61258389A (ja) | 1985-05-10 | 1985-05-10 | メモリ制御信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61258389A true JPS61258389A (ja) | 1986-11-15 |
Family
ID=14202826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60097837A Pending JPS61258389A (ja) | 1985-05-10 | 1985-05-10 | メモリ制御信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61258389A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02216697A (ja) * | 1989-02-16 | 1990-08-29 | Nippon Avionics Co Ltd | Ｄｒａｍ制御回路 |
-
1985
- 1985-05-10 JP JP60097837A patent/JPS61258389A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02216697A (ja) * | 1989-02-16 | 1990-08-29 | Nippon Avionics Co Ltd | Ｄｒａｍ制御回路 |
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