JPH02216697A - Ｄｒａｍ制御回路 - Google Patents
Ｄｒａｍ制御回路Info
- Publication number
- JPH02216697A JPH02216697A JP1034890A JP3489089A JPH02216697A JP H02216697 A JPH02216697 A JP H02216697A JP 1034890 A JP1034890 A JP 1034890A JP 3489089 A JP3489089 A JP 3489089A JP H02216697 A JPH02216697 A JP H02216697A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- dram
- memory circuit
- clock signal
- Prior art date
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- Pending
Links
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ＤＲＡＭの動作を制御するためのＲＡＳ
（ローアドレスシグナル）、ＣＡＳ （カラムアドレス
シグナル）信号を発生するＤＲＡＭ制御回路に関するも
のである。
（ローアドレスシグナル）、ＣＡＳ （カラムアドレス
シグナル）信号を発生するＤＲＡＭ制御回路に関するも
のである。
［従来の技術］
周知のようにＤＲＡＭは頻繁にリフレッシュを行う必要
があり、そのためＣＡＳ、ＲＡＳを所定のタイミングで
発生する必要がある。このため従来はＤＲＡＭコントロ
ーラが提供され、各所で用いられていた。
があり、そのためＣＡＳ、ＲＡＳを所定のタイミングで
発生する必要がある。このため従来はＤＲＡＭコントロ
ーラが提供され、各所で用いられていた。
［発明が解決しようとする課題］
しかしながら従来のＤＲＡＭコントローラは形状が大き
いため、面積効率が悪く、形状の小さいものの開発が待
たれていた。
いため、面積効率が悪く、形状の小さいものの開発が待
たれていた。
［課題を解決するための手段］
このような課題を解決するためこの発明は、第１のクロ
ック信号によって入力信号を取り込む第１の記憶回路と
、第１のクロック信号と逆の位相を有する第２のクロッ
ク信号によって第１の記憶回路の出力信号を取り込む第
２の記憶回路と、第２のクロック信号によって第２の記
憶回路の出力信号を取り込む第３の記憶回路とを備えた
ものである。
ック信号によって入力信号を取り込む第１の記憶回路と
、第１のクロック信号と逆の位相を有する第２のクロッ
ク信号によって第１の記憶回路の出力信号を取り込む第
２の記憶回路と、第２のクロック信号によって第２の記
憶回路の出力信号を取り込む第３の記憶回路とを備えた
ものである。
［作用］
ＲＡＳ発生後の所定時間後にＣＡＳが発生し、従来のＤ
ＲＡＭコントローラと同等タイミングの信号が送出され
る。
ＲＡＭコントローラと同等タイミングの信号が送出され
る。
［実施例］
第１図はこの発明の一実施例を示すブロック図である０
図において、１から３はローアクティブの入力信号に対
してオア動作を行うゲート回路、４から５はＤタイプの
フリップフロップである。
図において、１から３はローアクティブの入力信号に対
してオア動作を行うゲート回路、４から５はＤタイプの
フリップフロップである。
７から１１は各種の信号であり、７はメモリリード信号
、８はメモリライト信号、９はリセット信号、１０はク
ロック信号、１１はクロック信号１０とは逆の位相を有
するクロック信号である。
、８はメモリライト信号、９はリセット信号、１０はク
ロック信号、１１はクロック信号１０とは逆の位相を有
するクロック信号である。
このように構成された装置の動作を第２図に示すタイム
チャートによって説明する。先ず、メモリリード信号７
またはメモリライト信号８が供給されるとそれがゲート
回路３に供給され出力されるので第２図（ｃ）に示すよ
うＲＡＳが送出される。
チャートによって説明する。先ず、メモリリード信号７
またはメモリライト信号８が供給されるとそれがゲート
回路３に供給され出力されるので第２図（ｃ）に示すよ
うＲＡＳが送出される。
メモリリード信号７またはメモリライト信号８はゲート
回路１にも供給されているので、記憶回路４は第２図（
ａ）に示すクロック信号の立ち下がりに入力端子りの信
号を取り込み、記憶回路４の出力端子Ｑの出力信号が第
２図（ｄ）に示すように「０」から「１」に転する。第
２図（ｂ）に示すクロック信号の立ち下がり時点のうち
、前述のタイミングの直後のタイミングで記憶回路５の
出力端子Ｑの出力信号が第２図（ｅ）に示すように「０
」から「１」に転する。そして記憶回路６の出力信号は
第２図（ｂ）に示すクロック信号の立ち下がり時点のう
ち、記憶回路５の出力信号（ｅ）が反転した直後のタイ
ミングで第２図（ｆ）に示すように「１」から「０」に
転じてＣＡＳを発生する。
回路１にも供給されているので、記憶回路４は第２図（
ａ）に示すクロック信号の立ち下がりに入力端子りの信
号を取り込み、記憶回路４の出力端子Ｑの出力信号が第
２図（ｄ）に示すように「０」から「１」に転する。第
２図（ｂ）に示すクロック信号の立ち下がり時点のうち
、前述のタイミングの直後のタイミングで記憶回路５の
出力端子Ｑの出力信号が第２図（ｅ）に示すように「０
」から「１」に転する。そして記憶回路６の出力信号は
第２図（ｂ）に示すクロック信号の立ち下がり時点のう
ち、記憶回路５の出力信号（ｅ）が反転した直後のタイ
ミングで第２図（ｆ）に示すように「１」から「０」に
転じてＣＡＳを発生する。
第３図は第１図の回路をＤＲＡＭの制御に適用した回路
図であり、２０は第１図のＤＲＡＭ制御回路、２１はＣ
ＰＵ、２２．２３はドライバ、２４はＤＲＡＭ、２５は
インバータであり、信号ＡＳによってロー信号とカラム
信号が切り換えられるやこれは先ずＲＡ Ｓの立ち上が
りでＲＯＷアドレスがＤＲＡＭに書き込まれるので、そ
の後ＡＳによってコラムアドレスに切り換えておき、Ｃ
ＡＳの立ち下がりでコラムアドレスがＤＲＡＭに書き込
まれる。このように構成したことによって、ので−数的
なゲート素子で実現可能になり、ミニフラットあるいは
ＰＬＣＣを使用でき、小形化が可能になる。
図であり、２０は第１図のＤＲＡＭ制御回路、２１はＣ
ＰＵ、２２．２３はドライバ、２４はＤＲＡＭ、２５は
インバータであり、信号ＡＳによってロー信号とカラム
信号が切り換えられるやこれは先ずＲＡ Ｓの立ち上が
りでＲＯＷアドレスがＤＲＡＭに書き込まれるので、そ
の後ＡＳによってコラムアドレスに切り換えておき、Ｃ
ＡＳの立ち下がりでコラムアドレスがＤＲＡＭに書き込
まれる。このように構成したことによって、ので−数的
なゲート素子で実現可能になり、ミニフラットあるいは
ＰＬＣＣを使用でき、小形化が可能になる。
［発明の効果］
以上説明したようにこの発明は、３つの記憶回路出力を
クロック信号のタイミングによって異なった時点で出力
するようにしたので、簡単な構成でＤＲＡＭを制御する
ための信号を得ることができるという効果を有する。
クロック信号のタイミングによって異なった時点で出力
するようにしたので、簡単な構成でＤＲＡＭを制御する
ための信号を得ることができるという効果を有する。
第１図はこの発明の一実施例を示す回路図、第２図はそ
の各部波形図、第３図は第１図に示す回路を用いてＤＲ
ＡＭの制御を行うための回路図である。 １〜３・・・・ゲート回路、４〜６・・・・記憶回路、
２０・・・・ＤＲＡＭ制御回路、２１・ＣＰＵ、２２．
２３・・・・ドライバ２４・・・・ＤＲＡＭ。
の各部波形図、第３図は第１図に示す回路を用いてＤＲ
ＡＭの制御を行うための回路図である。 １〜３・・・・ゲート回路、４〜６・・・・記憶回路、
２０・・・・ＤＲＡＭ制御回路、２１・ＣＰＵ、２２．
２３・・・・ドライバ２４・・・・ＤＲＡＭ。
Claims (1)
- 【特許請求の範囲】 第１のクロック信号によって入力信号を取り込む第１の
記憶回路と、 第１のクロック信号と逆の位相を有する第２のクロック
信号によって第１の記憶回路の出力信号を取り込む第２
の記憶回路と、 第２のクロック信号によって第２の記憶回路の出力信号
を取り込む第３の記憶回路とから構成されるＤＲＡＭ制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034890A JPH02216697A (ja) | 1989-02-16 | 1989-02-16 | Ｄｒａｍ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034890A JPH02216697A (ja) | 1989-02-16 | 1989-02-16 | Ｄｒａｍ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02216697A true JPH02216697A (ja) | 1990-08-29 |
Family
ID=12426754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1034890A Pending JPH02216697A (ja) | 1989-02-16 | 1989-02-16 | Ｄｒａｍ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02216697A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258389A (ja) * | 1985-05-10 | 1986-11-15 | Hitachi Ltd | メモリ制御信号発生装置 |
-
1989
- 1989-02-16 JP JP1034890A patent/JPH02216697A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258389A (ja) * | 1985-05-10 | 1986-11-15 | Hitachi Ltd | メモリ制御信号発生装置 |
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