JPS61259352A - メモリコピ−方式 - Google Patents
メモリコピ−方式Info
- Publication number
- JPS61259352A JPS61259352A JP60100950A JP10095085A JPS61259352A JP S61259352 A JPS61259352 A JP S61259352A JP 60100950 A JP60100950 A JP 60100950A JP 10095085 A JP10095085 A JP 10095085A JP S61259352 A JPS61259352 A JP S61259352A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- copy
- data
- zero
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 55
- 238000000034 method Methods 0.000 claims description 9
- 239000000284 extract Substances 0.000 abstract description 2
- 238000000605 extraction Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はメモリコピー方式１．４１１Ｃ蓄積プログラム
制御方弐【おける２重化された記憶装置間のコピ一方式
に関する。
制御方弐【おける２重化された記憶装置間のコピ一方式
に関する。
（従来技術）
従来、蓄積プログラム制御方式においては、２重化され
たメモリ（記憶装置）間のコピーは一方のメモリより中
央制御装置が読み取り、その内容を他方のメモリへ書き
込む動作をメモリの全アドレスについて繰り返すことに
より行っている。
たメモリ（記憶装置）間のコピーは一方のメモリより中
央制御装置が読み取り、その内容を他方のメモリへ書き
込む動作をメモリの全アドレスについて繰り返すことに
より行っている。
（発明が解決しようとする問題点）
上述したような従来のコピ一方式では、コピーする必要
のないオール０（全ゼロ）のデータモ含めて、すべてコ
ピーすることてなり、コピ一時間が長くかかるという欠
点がある。
のないオール０（全ゼロ）のデータモ含めて、すべてコ
ピーすることてなり、コピ一時間が長くかかるという欠
点がある。
本発明は、コピー先のメモリを予め全エリアてついて０
クリアしておき、コピー元からはオール０以外のデータ
のみ転送することにより、上記欠点を解決し、高速なメ
モリコピーを行い得るコピ一方式を提供することにある
。
クリアしておき、コピー元からはオール０以外のデータ
のみ転送することにより、上記欠点を解決し、高速なメ
モリコピーを行い得るコピ一方式を提供することにある
。
（問題点を解決するための手段）
本発明によるメモリコピー方式は、メモリ装置内に、一
度に全エリアをクリアできるクリア回路、アドレス対応
に該アドレスのデータがオール０か否かを表示するオー
ル０表示ビット、及びメモリコピー指定時にオール０表
示ビットが０ならば該アドレスのデータ送出をスキップ
する判定回路を設置し、コピー元メモリはコピー指示に
よりオール０表示ビットがＯｆないアドレスのアドレス
情報と該アドレスのデータを中央処理装置へ送出し、該
中央処理装置は前記アドレス情報とデータによりコピー
先メモリへ書き込むことにより全エリアのコピーを行う
ようにしたものである。
度に全エリアをクリアできるクリア回路、アドレス対応
に該アドレスのデータがオール０か否かを表示するオー
ル０表示ビット、及びメモリコピー指定時にオール０表
示ビットが０ならば該アドレスのデータ送出をスキップ
する判定回路を設置し、コピー元メモリはコピー指示に
よりオール０表示ビットがＯｆないアドレスのアドレス
情報と該アドレスのデータを中央処理装置へ送出し、該
中央処理装置は前記アドレス情報とデータによりコピー
先メモリへ書き込むことにより全エリアのコピーを行う
ようにしたものである。
（実施例）
以下、本発明を、図面を参照しながら実施例について説
明する。
明する。
第１図は本発明の実施例に係るメモリコピーシステムの
構成を示すブロック図である。中央制御装置（中央処理
装置）１は、コピー元メモリからアドレス情報とデータ
を受は取り、またコピー元へ書き込む機能を有する。２
はコピー元のメモリ装置、３はコピー先のメモリ装置で
ある。メモリ装置を以下単にメモリと称することにする
。２０゜３０はそれぞれコピー元メモリ２．コピー先メ
モリ３のメモリ部を示し、Ｄｔ＋ Ｄ！＋ Ｄｎ、 Ｄ
ｎ＋ｔ ｐＤＨ＋２は各々メモリのアドレＸ０１１１ｎ
Ｉｎ＋１ Ｉ ｎ＋２番地のデータ（オール０以外）を
示している。アドレスｌ 、Ｊ＋１ 、ｎ＋２番地の０
〜０は該アドレスのデータがオールＯであることを示す
。２１．３１はそれぞれコピー元メモリ２゜コピー先メ
モリ３０オール０判定回路％２２．３２はそれぞれコピ
ー元メモリ２．コピー先メモリ３の制御回路である。判
定回路２１．３１は０の判定によりメモリ制御回路２２
．３２を次のアドレスヘスキツプさせる機能を有する。
構成を示すブロック図である。中央制御装置（中央処理
装置）１は、コピー元メモリからアドレス情報とデータ
を受は取り、またコピー元へ書き込む機能を有する。２
はコピー元のメモリ装置、３はコピー先のメモリ装置で
ある。メモリ装置を以下単にメモリと称することにする
。２０゜３０はそれぞれコピー元メモリ２．コピー先メ
モリ３のメモリ部を示し、Ｄｔ＋ Ｄ！＋ Ｄｎ、 Ｄ
ｎ＋ｔ ｐＤＨ＋２は各々メモリのアドレＸ０１１１ｎ
Ｉｎ＋１ Ｉ ｎ＋２番地のデータ（オール０以外）を
示している。アドレスｌ 、Ｊ＋１ 、ｎ＋２番地の０
〜０は該アドレスのデータがオールＯであることを示す
。２１．３１はそれぞれコピー元メモリ２゜コピー先メ
モリ３０オール０判定回路％２２．３２はそれぞれコピ
ー元メモリ２．コピー先メモリ３の制御回路である。判
定回路２１．３１は０の判定によりメモリ制御回路２２
．３２を次のアドレスヘスキツプさせる機能を有する。
２３．３３はメモリ全エリアクリア回路であり１本回路
が起動されるとメモリ内全エリアを同時にクリアする機
能を有する。２４．３４はそれぞれコピー元、コピー先
のメモリ２，３のアドレス対応のオール０表示ビットで
ある。図中、信号線のｃｏｐｙはコピへ指示信号、ＡＤ
Ｄはアドレス情報信号。
が起動されるとメモリ内全エリアを同時にクリアする機
能を有する。２４．３４はそれぞれコピー元、コピー先
のメモリ２，３のアドレス対応のオール０表示ビットで
ある。図中、信号線のｃｏｐｙはコピへ指示信号、ＡＤ
Ｄはアドレス情報信号。
ＤＡＴＡはデータ信号、ＣＬＲはクリア信号であり、信
号線の矢印はその信号方向を表わしている。
号線の矢印はその信号方向を表わしている。
次に、本実施例におけるコピー動作を順を追つて説明す
る。まず、中央制御装置１はコピー先のメモリ３１ＣＣ
ＬＲ信号を送出すると、メモリクリア回路３３は全エリ
アを０クリアする。その後中央制御装置１はコピー元の
メモリ２にＣ０ＰＹ信号を送出する。コピー元のメモリ
２０制御回路２２はｃｏｐｙ信号を受けると０番地から
順にデータを取り出し、中央制御装置１ヘアドレス情報
とデータを送るが、この時該アドレス対応に設置したオ
ール０判定ビットの判定結果を判定回路２１より受は取
り、オール０判定の場合はアドレスを＋１更新し、次の
番地のデータの取り出しを繰り返す。オール０以外の場
合は該アドレス情報とデータを中央制御装置１へ送る。
る。まず、中央制御装置１はコピー先のメモリ３１ＣＣ
ＬＲ信号を送出すると、メモリクリア回路３３は全エリ
アを０クリアする。その後中央制御装置１はコピー元の
メモリ２にＣ０ＰＹ信号を送出する。コピー元のメモリ
２０制御回路２２はｃｏｐｙ信号を受けると０番地から
順にデータを取り出し、中央制御装置１ヘアドレス情報
とデータを送るが、この時該アドレス対応に設置したオ
ール０判定ビットの判定結果を判定回路２１より受は取
り、オール０判定の場合はアドレスを＋１更新し、次の
番地のデータの取り出しを繰り返す。オール０以外の場
合は該アドレス情報とデータを中央制御装置１へ送る。
中央制御装置ＩＶｉコピー元より送られてきたアドレス
情報とデータをそのままコピー先メモリ３へ送る。した
がってコピー先メモリ３内のメモリ部３０は中央制御装
置１から送られてきたアドレスのみデータが０から送ら
れたデータにセットされる。コピー先メモリ３はアドレ
スがＯ番地からＥＮＤ番地になるまで動作を繰り返すこ
とによりメモリコピーが行われる。したがって本実施例
ではオール０が入っている！番地から！ 番地までの
ｍワードのデータオールＯは中央制御装置１を介するこ
となくコピーすることができる。
情報とデータをそのままコピー先メモリ３へ送る。した
がってコピー先メモリ３内のメモリ部３０は中央制御装
置１から送られてきたアドレスのみデータが０から送ら
れたデータにセットされる。コピー先メモリ３はアドレ
スがＯ番地からＥＮＤ番地になるまで動作を繰り返すこ
とによりメモリコピーが行われる。したがって本実施例
ではオール０が入っている！番地から！ 番地までの
ｍワードのデータオールＯは中央制御装置１を介するこ
となくコピーすることができる。
（発明の効果）
以上説明したように本発明によれば、オール０のデータ
は中央制御装置（中央処理装置）を介さずにコピーする
ことができるので、従来のように無条件に全エリアを中
央制御装置を介してコピーする方式に比べて高速なメモ
リコピー方式が得られる効果がある。
は中央制御装置（中央処理装置）を介さずにコピーする
ことができるので、従来のように無条件に全エリアを中
央制御装置を介してコピーする方式に比べて高速なメモ
リコピー方式が得られる効果がある。
第１図は本発明の実施例に係るメモリコピーシステムの
構成を示すブロック図である。 １・・・中央制御装置、 ２・・・コピー元メモリ
、３・・・コピー先メモリ、 ２０．３０・・・メモ
リ部、２１．３１・・・オール０判定回路、 ２２．３２・・・メモリ制御回路、 ２３．３３・・・メモリオール０クリア回路、２４．３
４・・・アドレス対応のオールＯ表示ビット。
構成を示すブロック図である。 １・・・中央制御装置、 ２・・・コピー元メモリ
、３・・・コピー先メモリ、 ２０．３０・・・メモ
リ部、２１．３１・・・オール０判定回路、 ２２．３２・・・メモリ制御回路、 ２３．３３・・・メモリオール０クリア回路、２４．３
４・・・アドレス対応のオールＯ表示ビット。
Claims (1)
- メモリに１ワード毎に該ワードの内容がオール０か否か
を示す情報ビットを設け、前記メモリの一方から他方へ
のコピー時にコピー先のメモリの全エリアを予めクリア
しておき、コピー元メモリは、アドレス情報と該アドレ
スのデータを送出する時にオール０か否かの情報ビット
を判定し、オール０でないデータと該アドレス情報のみ
を送出するとともにコピーの実行管理を行う中央処理装
置を介して前記アドレス情報によりこのオール０以外の
データをコピー先メモリへ書き込むことを特徴とするメ
モリコピー方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60100950A JPS61259352A (ja) | 1985-05-13 | 1985-05-13 | メモリコピ−方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60100950A JPS61259352A (ja) | 1985-05-13 | 1985-05-13 | メモリコピ−方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61259352A true JPS61259352A (ja) | 1986-11-17 |
| JPH0436425B2 JPH0436425B2 (ja) | 1992-06-16 |
Family
ID=14287627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60100950A Granted JPS61259352A (ja) | 1985-05-13 | 1985-05-13 | メモリコピ−方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61259352A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064238A (ja) * | 2007-09-06 | 2009-03-26 | Hitachi Ulsi Systems Co Ltd | メモリシステム |
| JP2013134617A (ja) * | 2011-12-26 | 2013-07-08 | Fujitsu Ltd | 回路エミュレーション装置、回路エミュレーション方法及び回路エミュレーションプログラム |
-
1985
- 1985-05-13 JP JP60100950A patent/JPS61259352A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064238A (ja) * | 2007-09-06 | 2009-03-26 | Hitachi Ulsi Systems Co Ltd | メモリシステム |
| JP2013134617A (ja) * | 2011-12-26 | 2013-07-08 | Fujitsu Ltd | 回路エミュレーション装置、回路エミュレーション方法及び回路エミュレーションプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0436425B2 (ja) | 1992-06-16 |
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