JPH01150940A - Ｃｒｃ演算方式 - Google Patents
Ｃｒｃ演算方式Info
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- JPH01150940A JPH01150940A JP62308690A JP30869087A JPH01150940A JP H01150940 A JPH01150940 A JP H01150940A JP 62308690 A JP62308690 A JP 62308690A JP 30869087 A JP30869087 A JP 30869087A JP H01150940 A JPH01150940 A JP H01150940A
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- crc
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
- H03M13/091—Parallel or block-wise CRC computation
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- Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の並列ビットにより構成されるデータを
対象としたＣ ｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃ
ｈｅｃｋ（以下、“ＣＲＣ”）演算方式に係り、特に、
構成する並列ビット数が増減する場合に好適なＣＲＣ演
算方式に関する。
対象としたＣ ｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃ
ｈｅｃｋ（以下、“ＣＲＣ”）演算方式に係り、特に、
構成する並列ビット数が増減する場合に好適なＣＲＣ演
算方式に関する。
誤り検出用キャラクタであるＣＲＣの演算方式として、
種々の方式が広く知られているが、その１つの方式が、
アイ・ビー・エム、ティー・デイ−・ビー、第２７巻、
第６号、１９８４年１１月号（ＩＢＭ、 ＴＤＢ、 Ｖ
ＯＬ、 ２７． Ｎｏ、 ６゜Ｎｏｖｅｍｂｅｒ １９
８４）、ＰＰ３５７２−３５７６に記載されている。こ
の方式は、通常、定められた演算式に従って、対象とな
るデータを１ビツト毎にシリアルに演算してい＜ＣＲＣ
演算方式であるが、上記文献では、対象データを複数ビ
ット同時にパラレルに演算し、１ビツト毎にシリアルに
演算した場合と同一の結果を得る方法について論じてい
る。
種々の方式が広く知られているが、その１つの方式が、
アイ・ビー・エム、ティー・デイ−・ビー、第２７巻、
第６号、１９８４年１１月号（ＩＢＭ、 ＴＤＢ、 Ｖ
ＯＬ、 ２７． Ｎｏ、 ６゜Ｎｏｖｅｍｂｅｒ １９
８４）、ＰＰ３５７２−３５７６に記載されている。こ
の方式は、通常、定められた演算式に従って、対象とな
るデータを１ビツト毎にシリアルに演算してい＜ＣＲＣ
演算方式であるが、上記文献では、対象データを複数ビ
ット同時にパラレルに演算し、１ビツト毎にシリアルに
演算した場合と同一の結果を得る方法について論じてい
る。
すなわち、上記文献によれば、１ビツト毎のＣＲＣ演算
を行なう方法として、ｎ−１ビツトまでの演算結果を表
わす状態ベクトルをＹ（ｎ）、ｎビット目として与えら
れる入力をｕ （ｎ） 、入力が与えられた後の演算結
果をＹ （ｎ ＋ ｌ ）とし、Ｙ （ｎ＋１）＝ＡＹ
（ｎ） ＋１ｕ （ｎ ） −・−−−４１
）となる状態遷移行列Ａ（通常の１６ビツト幅では１６
Ｘ１６マトリツクス）と入力ベクトル丁（１６×１ベク
トル）を定義すると、８ビツトを同時に入力として与え
た場合には、（該８ビツトによる入力ベクトルをｕ （
ｎ、８）として与えると、）Ｙ （ｎ＋８）＝Ａ” Ｙ
（ｎ）＋Ｂｓ ｕ （ｎ、８）−−−・−（２） Ｂ、 ＝ （Ａ’ｒＡｂ下Ａ”’５’・−−−−−−−
Ｔ ）−・−（３） により演算を行なうことで、８ビツトを１ビツト毎に入
力した場合と同一の演算結果Ｙ（ｎ＋３）を得ることが
できる。以上は上記文献による公知の技術である。
を行なう方法として、ｎ−１ビツトまでの演算結果を表
わす状態ベクトルをＹ（ｎ）、ｎビット目として与えら
れる入力をｕ （ｎ） 、入力が与えられた後の演算結
果をＹ （ｎ ＋ ｌ ）とし、Ｙ （ｎ＋１）＝ＡＹ
（ｎ） ＋１ｕ （ｎ ） −・−−−４１
）となる状態遷移行列Ａ（通常の１６ビツト幅では１６
Ｘ１６マトリツクス）と入力ベクトル丁（１６×１ベク
トル）を定義すると、８ビツトを同時に入力として与え
た場合には、（該８ビツトによる入力ベクトルをｕ （
ｎ、８）として与えると、）Ｙ （ｎ＋８）＝Ａ” Ｙ
（ｎ）＋Ｂｓ ｕ （ｎ、８）−−−・−（２） Ｂ、 ＝ （Ａ’ｒＡｂ下Ａ”’５’・−−−−−−−
Ｔ ）−・−（３） により演算を行なうことで、８ビツトを１ビツト毎に入
力した場合と同一の演算結果Ｙ（ｎ＋３）を得ることが
できる。以上は上記文献による公知の技術である。
上記技術で特徴的なことは、Ｙ（ｎ）なる状態ベクトル
は、ｎ−１ビツトを入力してシリアルに演算した結果と
同一であって、ｎ−１ビツトを任意のｍビット（上記の
場合８ビツト）毎に演算しても、マトリックスＡ′″及
びＢ、を用いる限り、唯一の状態ベクトルＹ（ｎ）を得
ることができるということである。
は、ｎ−１ビツトを入力してシリアルに演算した結果と
同一であって、ｎ−１ビツトを任意のｍビット（上記の
場合８ビツト）毎に演算しても、マトリックスＡ′″及
びＢ、を用いる限り、唯一の状態ベクトルＹ（ｎ）を得
ることができるということである。
一般に、コンピュータ等の情報処理装置で扱うデータは
、１バイト（８ビツト）単位であることが多く、この場
合、上記文献における複数ビット同時演算の方式を応用
することにより、高速な演算回路が容易に実現できる。
、１バイト（８ビツト）単位であることが多く、この場
合、上記文献における複数ビット同時演算の方式を応用
することにより、高速な演算回路が容易に実現できる。
ところで、従来からＣＰＵと外部記憶装置との間のデー
タ転送は、１バイト（８ビツト）！ｉ位で行なわれて来
たが、最近、データ転送の高速化の要求に伴ない２バイ
ト（１６ビツト）単位、あるいはそれ以上のバイト数を
同時に転送する転送方式を用いる場合が出てきた。この
ような１バイト単位のものは、転送速度が３ Ｍｂｐｓ
、２バイト単位のものは転送速度が６Ｍｂｐｓの転送
に用いられる。
タ転送は、１バイト（８ビツト）！ｉ位で行なわれて来
たが、最近、データ転送の高速化の要求に伴ない２バイ
ト（１６ビツト）単位、あるいはそれ以上のバイト数を
同時に転送する転送方式を用いる場合が出てきた。この
ような１バイト単位のものは、転送速度が３ Ｍｂｐｓ
、２バイト単位のものは転送速度が６Ｍｂｐｓの転送
に用いられる。
この場合、接続される相手により、同時に転送するバイ
ト数が異なる（すなわち、静的に変化する）ことがあり
、さらに転送すべき一連のデータのバイト数、転送制御
方法、記憶装置への記録方法などにより、同時に転送す
るバイト数が、一連のデータの転送中に動的に変化する
（すなわち、転送の途中で変動する）こともある。この
ような、転送途中で同時に転送されるバイト数が変わる
例としては、１ブロツクが奇数２Ｎ＋１バイトで構成さ
れるデータを途中まで２バイトずっＮ回送り、最後だけ
１バイト送る場合などがある。このようなデータ転送の
正当性を保証するために、こうしたデータを対象とした
ＣＲＣ演算の方式が要求される。
ト数が異なる（すなわち、静的に変化する）ことがあり
、さらに転送すべき一連のデータのバイト数、転送制御
方法、記憶装置への記録方法などにより、同時に転送す
るバイト数が、一連のデータの転送中に動的に変化する
（すなわち、転送の途中で変動する）こともある。この
ような、転送途中で同時に転送されるバイト数が変わる
例としては、１ブロツクが奇数２Ｎ＋１バイトで構成さ
れるデータを途中まで２バイトずっＮ回送り、最後だけ
１バイト送る場合などがある。このようなデータ転送の
正当性を保証するために、こうしたデータを対象とした
ＣＲＣ演算の方式が要求される。
しかし、上記の文献では、パラレルなｍビットの同時演
算により、シリアルな演算と同一結果を得るＣＲＣ演算
方式の一般的な理論が述べられているだけであって、上
記のような、同時に転送されるビット数又はバイト数が
静的又は動的に変化するデータ転送システムに対処でき
る同時ＣＲＣ演算法については、何も考慮されていない
。
算により、シリアルな演算と同一結果を得るＣＲＣ演算
方式の一般的な理論が述べられているだけであって、上
記のような、同時に転送されるビット数又はバイト数が
静的又は動的に変化するデータ転送システムに対処でき
る同時ＣＲＣ演算法については、何も考慮されていない
。
従って、本発明の目的は、上記従来技術の問題点を克服
して、上記のような、同時に転送されるビット数又はバ
イト数が静的あるいは動的に変化するデータに対して、
容易にＣＲＣの同時演算を行なうことのできるＣＲＣ演
算方式を提供することにある。
して、上記のような、同時に転送されるビット数又はバ
イト数が静的あるいは動的に変化するデータに対して、
容易にＣＲＣの同時演算を行なうことのできるＣＲＣ演
算方式を提供することにある。
上記目的を達成するため、本発明のＣＲＣ演算方式は、
並列ビット数が異なる複数種の入力データに対して、該
並列ビット数にそれぞれ適合する組合せ論理を有する複
数のＣＲＣ同時演算手段と、入力データの並列ビット数
に応じて対応するＣＲＣ同時演算手段を選択して入力に
結合する選択手段と、選択したＣＲＣ同時演算手段の出
力を保持する保持手段とを備えた構成とする。
並列ビット数が異なる複数種の入力データに対して、該
並列ビット数にそれぞれ適合する組合せ論理を有する複
数のＣＲＣ同時演算手段と、入力データの並列ビット数
に応じて対応するＣＲＣ同時演算手段を選択して入力に
結合する選択手段と、選択したＣＲＣ同時演算手段の出
力を保持する保持手段とを備えた構成とする。
好適な実施例において、前記ＣＲＣ同時演算手段は、所
要のビット数の同時演算を行なうため、前記入力データ
と前記保持手段の出力とを受けて論理演算を行なうマト
リックスを構成する組合せ論理回路を含んでいる。この
組合せ論理回路は、同時演算を行なうビット数又はバイ
ト数の種類に対応する数だけ用意されており、入力デー
タのビット数又はバイト数に応じて該組合せ論理回路の
１つが静的又は動的に選択され、切換えられ、その出力
を演算結果としてフリップフロップ等からなるレジスタ
（保持手段）に保持する。保持手段の出力は次の演算に
使用される。
要のビット数の同時演算を行なうため、前記入力データ
と前記保持手段の出力とを受けて論理演算を行なうマト
リックスを構成する組合せ論理回路を含んでいる。この
組合せ論理回路は、同時演算を行なうビット数又はバイ
ト数の種類に対応する数だけ用意されており、入力デー
タのビット数又はバイト数に応じて該組合せ論理回路の
１つが静的又は動的に選択され、切換えられ、その出力
を演算結果としてフリップフロップ等からなるレジスタ
（保持手段）に保持する。保持手段の出力は次の演算に
使用される。
以下に、上記構成に基づく作用を説明する。
上記ＣＲＣ同時演算手段は、上記（２）式及び（３）式
に示したような演算を行なう。そこで、現在の状態ベク
トルＹ（ｎ）に対して、入力データがｉビット同時に与
えられるときには、上記（２１，（３）式で数値８の代
りにｉとした論理演算を行なうことのできる同時演算手
段を選択し、入力データがｊビット（ｉ′Ｊ−ｊ）同時
に与えられるときには、上記（２）、 （３）式で数値
８の代りにｊとした論理演算を行なうことのできる同時
演算手段を選択する。それによって、ｉビットデータで
はマトリックスＡｉとＢ、を用い、ｊビットデータでは
マトリックスＡｊとＢ、を用いて、Ｙ（ｎ＋ｉ）及びＹ
（ｎ＋１）をそれぞれ演算することができるので、入力
データの’＋ Ｊが変われば、それに応じて、演算（
変換）マトリックスを変更するだけで、最゛終的に唯一
のＣＲＣ演算結果を得ることができる。
に示したような演算を行なう。そこで、現在の状態ベク
トルＹ（ｎ）に対して、入力データがｉビット同時に与
えられるときには、上記（２１，（３）式で数値８の代
りにｉとした論理演算を行なうことのできる同時演算手
段を選択し、入力データがｊビット（ｉ′Ｊ−ｊ）同時
に与えられるときには、上記（２）、 （３）式で数値
８の代りにｊとした論理演算を行なうことのできる同時
演算手段を選択する。それによって、ｉビットデータで
はマトリックスＡｉとＢ、を用い、ｊビットデータでは
マトリックスＡｊとＢ、を用いて、Ｙ（ｎ＋ｉ）及びＹ
（ｎ＋１）をそれぞれ演算することができるので、入力
データの’＋ Ｊが変われば、それに応じて、演算（
変換）マトリックスを変更するだけで、最゛終的に唯一
のＣＲＣ演算結果を得ることができる。
演算は同時に入力するデータビット毎に行なわれ、演算
結果はその都度次のデータ入力の演算のため保持される
ので、データ転送相手が変わるような静的なバイト数の
変化に対応できるのは勿論、データ転送の途中でバイト
数が変わるような動的な変化にも対応することができる
。
結果はその都度次のデータ入力の演算のため保持される
ので、データ転送相手が変わるような静的なバイト数の
変化に対応できるのは勿論、データ転送の途中でバイト
数が変わるような動的な変化にも対応することができる
。
本発明の実施例として、磁気テープ制御装置に適用した
例を用いて説明する。
例を用いて説明する。
第２図は、磁気テープ制御装置１の内部ブロック図を示
す。
す。
磁気テープ制御装置１はインタフェース線２２を介して
チャネル（図示せず）と接線される。チャネルインタフ
ェース２はチャネルとのインタフェースを制御する。デ
ータバッファ３はチャネルから受は取ったデータ又はＭ
ＴＵ （磁気テープユニット、図示せず）から読み出し
たデータを一時的に保持する。リードライト回路４は、
ＭＴＵへ書き込むデータの変調及びＭＴＵから読み出し
たデータの復調を行なう。ＭＴＵインタフェース５はＭ
ＴＵとのインタフェース制御を行なう。磁気テープ制御
装置内各部はマイクロプロセッサ６により制御される。
チャネル（図示せず）と接線される。チャネルインタフ
ェース２はチャネルとのインタフェースを制御する。デ
ータバッファ３はチャネルから受は取ったデータ又はＭ
ＴＵ （磁気テープユニット、図示せず）から読み出し
たデータを一時的に保持する。リードライト回路４は、
ＭＴＵへ書き込むデータの変調及びＭＴＵから読み出し
たデータの復調を行なう。ＭＴＵインタフェース５はＭ
ＴＵとのインタフェース制御を行なう。磁気テープ制御
装置内各部はマイクロプロセッサ６により制御される。
チャネルからＭＴＵへデータを書き込む場合の動作を説
明する。チャネルからのデータは、それぞれ１バイト幅
（８ビット幅）を持つデータバス９．１０を介してチャ
ネルインタフェース２へ送られる。データ転送は、タグ
線１１に含まれるチャネルへ向かう線とチャネルから来
る線の一対のシェイクハンドにより行なわれる。
明する。チャネルからのデータは、それぞれ１バイト幅
（８ビット幅）を持つデータバス９．１０を介してチャ
ネルインタフェース２へ送られる。データ転送は、タグ
線１１に含まれるチャネルへ向かう線とチャネルから来
る線の一対のシェイクハンドにより行なわれる。
チャネルインタフェース２へ送られたデータは同様にそ
れぞれ１バイト幅を持つデータバス１２゜１３を介して
データバッファ３へ送られ、メモリに保持される。デー
タバス１２．１３上のデータ転送は、チャネルインタフ
ェース２からデータバッファ３へ向かう信号１４のうち
の１つに同期して行なわれる。データバスに、１３上の
データは、データバッファ３へ送られると同時に、ＣＲ
Ｃ演算回路７へも送られ、ここで１ブロック分のデータ
に対してＣＲＣが演算される。ＣＲＣは、下記の生成多
項式に従って、１ビツト毎に演算する方式のものである
。
れぞれ１バイト幅を持つデータバス１２゜１３を介して
データバッファ３へ送られ、メモリに保持される。デー
タバス１２．１３上のデータ転送は、チャネルインタフ
ェース２からデータバッファ３へ向かう信号１４のうち
の１つに同期して行なわれる。データバスに、１３上の
データは、データバッファ３へ送られると同時に、ＣＲ
Ｃ演算回路７へも送られ、ここで１ブロック分のデータ
に対してＣＲＣが演算される。ＣＲＣは、下記の生成多
項式に従って、１ビツト毎に演算する方式のものである
。
ＸＩ６＋Ｘｌｓ＋Ｘ” ＋Ｘ＋１ −−−−
−−−（４）演算結果は、データブロックの最後にＣＲ
Ｃ符号として付加され、データバッファ３にデータブロ
ックと共に保持される。
−−−（４）演算結果は、データブロックの最後にＣＲ
Ｃ符号として付加され、データバッファ３にデータブロ
ックと共に保持される。
データバッファ３に保持されたデータブロックは、マイ
クロプロセッサ６の指示により、１バイトのデータバス
１９を介してリードライト回路４へ送られ、変調された
後ＭＴＵインタフェース５を経由してＭＴＵへ送られる
。この時、データブロックと共に保持されていたＣＲＣ
は、データに引き続いてＣＲＣチエツク回路８に送られ
、データバッファ内におけるデータブロックの正当性の
保証に用いられる。
クロプロセッサ６の指示により、１バイトのデータバス
１９を介してリードライト回路４へ送られ、変調された
後ＭＴＵインタフェース５を経由してＭＴＵへ送られる
。この時、データブロックと共に保持されていたＣＲＣ
は、データに引き続いてＣＲＣチエツク回路８に送られ
、データバッファ内におけるデータブロックの正当性の
保証に用いられる。
チャネルからのデータは、データバス９．．１０を用い
て２バイト同時に転送される場合と、データバス９のみ
を用いて１バイトで転送される場合があり、接続される
チャネルによりいずれかが選択される。また、２バイト
同時に転送する場合でも、１データブロツクを構成する
データバイト数が奇数２Ｎ＋１の場合には各バス９，１
０でそれぞれＮバイト分が送られた後、最後の１バイト
は、データバス９のみを用いて送られる。いずれの場合
も、データバス９．１０上のデータが有効か否かを示す
信号が信号線１１の中に１本ずつ存在し、これによりチ
ャネルが有効データバスを指示する。
て２バイト同時に転送される場合と、データバス９のみ
を用いて１バイトで転送される場合があり、接続される
チャネルによりいずれかが選択される。また、２バイト
同時に転送する場合でも、１データブロツクを構成する
データバイト数が奇数２Ｎ＋１の場合には各バス９，１
０でそれぞれＮバイト分が送られた後、最後の１バイト
は、データバス９のみを用いて送られる。いずれの場合
も、データバス９．１０上のデータが有効か否かを示す
信号が信号線１１の中に１本ずつ存在し、これによりチ
ャネルが有効データバスを指示する。
同様にしてチャネルインタフェース２からデータバッフ
ァ３に対しても、１バイトで転送する場合と２バイトで
転送する場合があり、バス９．１０上のデータが有効で
あるか否かを示す信号線が信号線１４に含まれる。上記
動作及びその他の動作は、いずれもマイクロプロセッサ
６の制御により行なわれるが、本発明に関係しない部分
は省略する。
ァ３に対しても、１バイトで転送する場合と２バイトで
転送する場合があり、バス９．１０上のデータが有効で
あるか否かを示す信号線が信号線１４に含まれる。上記
動作及びその他の動作は、いずれもマイクロプロセッサ
６の制御により行なわれるが、本発明に関係しない部分
は省略する。
第１図は、ＣＲＣ演算回路７の内部を示し、本発明を説
明する図である。
明する図である。
１バイト演算回路２４は、現在の状態と８ビット同時の
入力データから次の状態を演算するための組み合わせ回
路で、第３図に示す行列による。
入力データから次の状態を演算するための組み合わせ回
路で、第３図に示す行列による。
例えば出力の１ビツトであるＹｏは、入力Ｘ０〜ＸＩＳ
とＵ０〜Ｕ、より、 Ｙ、＝Ｘ、■Ｘ、■Ｘ、０■Ｘｌｌ■Ｘ＋Ｚ■Ｘ、３■
Ｘ＋４■×６■Ｕ０■Ｕｌ■Ｕ２■Ｕ３■Ｕ４■Ｕ５■
Ｕ６■Ｕ。
とＵ０〜Ｕ、より、 Ｙ、＝Ｘ、■Ｘ、■Ｘ、０■Ｘｌｌ■Ｘ＋Ｚ■Ｘ、３■
Ｘ＋４■×６■Ｕ０■Ｕｌ■Ｕ２■Ｕ３■Ｕ４■Ｕ５■
Ｕ６■Ｕ。
−・・−−−−（５１
（ただし■は排他的論理和演算子を示す。）なる論理式
で表わされる。
で表わされる。
同様に、２バイト演算回路２５は、現在の状態と１６ビ
ツト同時の入力データから次の状態を演算するための組
み合わせ回路で、第４図に示す行列による。
ツト同時の入力データから次の状態を演算するための組
み合わせ回路で、第４図に示す行列による。
フリップフロップ２７は、演算の途中状態及び演算結果
を保持する１６ビツトのレジスタで、バス１８中の信号
線３０上のバス１５．１６上のデータ転送に同期したク
ロックにより、その内容が更新される。
を保持する１６ビツトのレジスタで、バス１８中の信号
線３０上のバス１５．１６上のデータ転送に同期したク
ロックにより、その内容が更新される。
演算セレクタ２６はフリップフロップ２７へ入力すべき
演算結果として、１バイト演算回路２４の出力を用いる
か、２バイト演算回路２５の出力を用いるかを選択する
ために使用され、いずれの出力を選択するかは、バス１
５．１６上に、データが１バイト同時に確定しているか
、２バイト同時に確定しているかに依り決まり、又、こ
の選択は、バス１８中の信号線２９を用いて行なわれる
。
演算結果として、１バイト演算回路２４の出力を用いる
か、２バイト演算回路２５の出力を用いるかを選択する
ために使用され、いずれの出力を選択するかは、バス１
５．１６上に、データが１バイト同時に確定しているか
、２バイト同時に確定しているかに依り決まり、又、こ
の選択は、バス１８中の信号線２９を用いて行なわれる
。
バイトセレクタ２３は、ハス１５．１６上のいずれか一
方に１バイトのデータが確定している時に、信号線２８
の制御により、確定している側のバス上のデータを選択
し、１バイト演算回路２４へ入力する。
方に１バイトのデータが確定している時に、信号線２８
の制御により、確定している側のバス上のデータを選択
し、１バイト演算回路２４へ入力する。
演算結果は、バス１７を用いて出力される。また、演算
結果の一部は、演算回路２４．２５に戻されて、次の入
力の演算のために使われる。
結果の一部は、演算回路２４．２５に戻されて、次の入
力の演算のために使われる。
本実施例によれば、入力データが１バイト又は２バイト
のいずれに対してもＣＲＣ演算が可能で、さらに１つの
データブロックでＣＲＣ演算の途中で、同時に入力する
バイト数が切り換わっても、最終的に正しい演算結果を
得ることができる。
のいずれに対してもＣＲＣ演算が可能で、さらに１つの
データブロックでＣＲＣ演算の途中で、同時に入力する
バイト数が切り換わっても、最終的に正しい演算結果を
得ることができる。
また、入力データが１バイトの時に、そのデータが２バ
イトのバス上のいずれの側に確定していても、正しく演
算が可能である。
イトのバス上のいずれの側に確定していても、正しく演
算が可能である。
以上詳しく述べたように、本発明のＣＲＣ演算方式によ
れば、同時に（並列的に）入力するビット数又はバイト
数が静的にあるいは動的に変化するデータに対して、常
にそのビット数又はバイト数に適合するＣＲＣ同時演算
論理回路が選択されるので、同時演算による高速演算が
可能であると共に、データ転送の前後だけでなくデータ
転送の途中で、同時に転送するバイト数やビット数が変
化するデータに対しても、容易にＣＲＣ同時演算を行な
うことができる等、優れた効果を奏するものである。
れば、同時に（並列的に）入力するビット数又はバイト
数が静的にあるいは動的に変化するデータに対して、常
にそのビット数又はバイト数に適合するＣＲＣ同時演算
論理回路が選択されるので、同時演算による高速演算が
可能であると共に、データ転送の前後だけでなくデータ
転送の途中で、同時に転送するバイト数やビット数が変
化するデータに対しても、容易にＣＲＣ同時演算を行な
うことができる等、優れた効果を奏するものである。
第１図は本発明の一実施例であるＣＲＣ演算回路の内部
ブロック図、第２図は第１図のＣＲＣ演算回路を適用し
た磁気テープサブシステムの内部ブロック図、第３図は
１バイト（８ビツト）演算回路における演算式の一例を
示す図、第４図は２バイト（１６ビツト）演算回路にお
ける演算式の一例を示す図である。 ２・−・−・チャネルインタフェース、３−−−−−−
・データバッファメモリ、４・−一−−−−リードライ
ト回路、５・−・−ＭＴＵインタフェース、６・・−−
−−−Ｍ Ｐ Ｕ 、 ？ −・・−ＣＲＣ演算回路、
８−−−−−・・ＣＲＣチエツク回路、９゜１０、 １
２．１３． １５． １６． １９−・−１バイト幅デ
ータバス、１１・−・−・−タグ線、２３−・−・パイ
区トセレクタ、２４−−−−−−−１バイト演算
回路、２５・−−・２バイト演算回路、２６−−−−−
−−演算セレクタ、２７ｗ＆−・−フリップフロップ（
１６ビツトレジスタ）。 第３図
ブロック図、第２図は第１図のＣＲＣ演算回路を適用し
た磁気テープサブシステムの内部ブロック図、第３図は
１バイト（８ビツト）演算回路における演算式の一例を
示す図、第４図は２バイト（１６ビツト）演算回路にお
ける演算式の一例を示す図である。 ２・−・−・チャネルインタフェース、３−−−−−−
・データバッファメモリ、４・−一−−−−リードライ
ト回路、５・−・−ＭＴＵインタフェース、６・・−−
−−−Ｍ Ｐ Ｕ 、 ？ −・・−ＣＲＣ演算回路、
８−−−−−・・ＣＲＣチエツク回路、９゜１０、 １
２．１３． １５． １６． １９−・−１バイト幅デ
ータバス、１１・−・−・−タグ線、２３−・−・パイ
区トセレクタ、２４−−−−−−−１バイト演算
回路、２５・−−・２バイト演算回路、２６−−−−−
−−演算セレクタ、２７ｗ＆−・−フリップフロップ（
１６ビツトレジスタ）。 第３図
Claims (1)
- １、複数のビット数が並列に入力する入力データに対し
同時にＣＲＣ演算を行なうＣＲＣ演算方式において、そ
れぞれ前記並列ビット数が異なる複数種のデータを入力
するデータ入力手段と、前記複数種のデータの並列ビッ
ト数にそれぞれ適合する組合せ論理を有する複数のＣＲ
Ｃ同時演算手段と、前記入力データの並列ビット数に応
じて対応するＣＲＣ同時演算手段を選択して前記データ
入力手段に結合する選択手段と、選択されたＣＲＣ同時
演算手段の出力を保持する保持手段とを備えたことを特
徴とするＣＲＣ演算方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62308690A JPH01150940A (ja) | 1987-12-08 | 1987-12-08 | Ｃｒｃ演算方式 |
| US07/280,430 US5130991A (en) | 1987-12-08 | 1988-12-06 | Method and apparatus for crc computation |
| DE3841370A DE3841370A1 (de) | 1987-12-08 | 1988-12-08 | Verfahren und vorrichtung fuer eine crc-berechnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62308690A JPH01150940A (ja) | 1987-12-08 | 1987-12-08 | Ｃｒｃ演算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01150940A true JPH01150940A (ja) | 1989-06-13 |
Family
ID=17984109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62308690A Pending JPH01150940A (ja) | 1987-12-08 | 1987-12-08 | Ｃｒｃ演算方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5130991A (ja) |
| JP (1) | JPH01150940A (ja) |
| DE (1) | DE3841370A1 (ja) |
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