JPS61259564A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61259564A JPS61259564A JP60101938A JP10193885A JPS61259564A JP S61259564 A JPS61259564 A JP S61259564A JP 60101938 A JP60101938 A JP 60101938A JP 10193885 A JP10193885 A JP 10193885A JP S61259564 A JPS61259564 A JP S61259564A
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- Japan
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- semiconductor
- conductivity type
- recess
- polycrystalline silicon
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明め技術分野〕゛
□本発明は、半導体記憶装置に関し、特に一つのＭＯＳ
型トランジスタから成るｉ・ランスファゲートと一つの
容量とから構成されるメモリセルを有する、いわゆる１
トランジスタ／１キヤパシタダイナミツク ランダムア
クセス メモリに関する°。
型トランジスタから成るｉ・ランスファゲートと一つの
容量とから構成されるメモリセルを有する、いわゆる１
トランジスタ／１キヤパシタダイナミツク ランダムア
クセス メモリに関する°。
〔発明の技術的背景とその問題点）
従来の１トランジスタ／１キレパシタ ダイブミックメ
モリ セルは、第４図に示されるように、半導体基板１
００表面にソース領域１１０及びドレイン領域１２０を
形成し、これらの間に絶縁膜１３０を介してグー１〜電
極１４０を取り（＝Ｊけ、更に、ソース領域１１０に隣
接する基板表面に絶縁膜１３０を介してキャパシタ電極
１５０を取り付【プて構成される。そして、記憶情報ど
しての電荷は、キャパシタ電極１５０下部の半導体基板
１００中に蓄積される。
モリ セルは、第４図に示されるように、半導体基板１
００表面にソース領域１１０及びドレイン領域１２０を
形成し、これらの間に絶縁膜１３０を介してグー１〜電
極１４０を取り（＝Ｊけ、更に、ソース領域１１０に隣
接する基板表面に絶縁膜１３０を介してキャパシタ電極
１５０を取り付【プて構成される。そして、記憶情報ど
しての電荷は、キャパシタ電極１５０下部の半導体基板
１００中に蓄積される。
ところが、このＪ：うな従来のメモリセルはにおいでは
、メモリチップのパッケージ、特にセラミックパッケー
ジに比較的多く存イｌ−る「クランやトリウム等の放射
性物質から放出されるα線が半導体基板１００に入射す
ると、基板１ｏｏ内にはその入射軌跡に沿って電子正孔
対が発生ずるため、この電子又は正孔がキレハシタフ１
２１！＋１５０下部に引き寄せられてここに蓄積されて
いる電荷のｉｌを変化させ記憶情報を破壊するというい
わゆるラフ１〜エラーが生じることがあつＩこ。
、メモリチップのパッケージ、特にセラミックパッケー
ジに比較的多く存イｌ−る「クランやトリウム等の放射
性物質から放出されるα線が半導体基板１００に入射す
ると、基板１ｏｏ内にはその入射軌跡に沿って電子正孔
対が発生ずるため、この電子又は正孔がキレハシタフ１
２１！＋１５０下部に引き寄せられてここに蓄積されて
いる電荷のｉｌを変化させ記憶情報を破壊するというい
わゆるラフ１〜エラーが生じることがあつＩこ。
〔発明の目的］
本発明は上記に鑑みなされたもので、α線の入０４にに
るメモリの誤動作を生じない半導体記憶装置を提供Ｊる
ことを目的とする。
るメモリの誤動作を生じない半導体記憶装置を提供Ｊる
ことを目的とする。
上記目的を達成するため第１の発明は、半導体基板表面
に凹部を形成し、この凹部内面に絶縁膜及び第１の導電
型の半導体層を順次積層してキャパシタを形成し、更に
前記第１の導電型の半導体層に第２の導電型の半導体層
及び第１の導電型の半導体層を順次積層し、前記第２の
導電型の半導体層の前記基板表面側へ露出している面に
絶縁膜を介してゲート電極を取り付けて前記第１の導電
型の両生導体層をそれぞれソース・ドレイン領域とし前
記第２の導電型の半導体層をヂＶンネル領域とする前記
基板内部からは絶縁されたＭＯＳ型トランジスタを形成
したものである。
に凹部を形成し、この凹部内面に絶縁膜及び第１の導電
型の半導体層を順次積層してキャパシタを形成し、更に
前記第１の導電型の半導体層に第２の導電型の半導体層
及び第１の導電型の半導体層を順次積層し、前記第２の
導電型の半導体層の前記基板表面側へ露出している面に
絶縁膜を介してゲート電極を取り付けて前記第１の導電
型の両生導体層をそれぞれソース・ドレイン領域とし前
記第２の導電型の半導体層をヂＶンネル領域とする前記
基板内部からは絶縁されたＭＯＳ型トランジスタを形成
したものである。
また、第２の発明は、前記第１の発明における第２の導
電型の半導体層を、前記基板表面側の部分が第２の導電
型の半導体で形成されぞの他の部分は絶縁体で形成され
た絶縁層に代えたものである。
電型の半導体層を、前記基板表面側の部分が第２の導電
型の半導体で形成されぞの他の部分は絶縁体で形成され
た絶縁層に代えたものである。
以下、実施例により本発明に係る半導体装置について説
明する。
明する。
第１図（Ａ）〜（Ｄ）は第１の発明に係る半導体記憶装
置の一実施例の製造過程を示づ断面図、第２図は同実施
例の構造を示ず平面図で、これらの図にＪ：り同実施例
の構造をその製造過程に従って説明する。
置の一実施例の製造過程を示づ断面図、第２図は同実施
例の構造を示ず平面図で、これらの図にＪ：り同実施例
の構造をその製造過程に従って説明する。
第１図（Ａ）に示されているにうに、まず、シリコン単
結晶基板１の表面に後述する過程によってＭＯＳ型１〜
ランジスタを１個形成できる大ぎさの例えば直方体形の
凹部２を例えば反応性イオンエツチングを用いて形成す
る。尚、凹部２の大きさは、できるだり小さい方が望ま
しくその深さは３〜５μｍ程度である。そして、基板１
の表面及び凹部２の内面に厚さが例えば１００人程度の
絶縁化膜３を成長さけ゛る。
結晶基板１の表面に後述する過程によってＭＯＳ型１〜
ランジスタを１個形成できる大ぎさの例えば直方体形の
凹部２を例えば反応性イオンエツチングを用いて形成す
る。尚、凹部２の大きさは、できるだり小さい方が望ま
しくその深さは３〜５μｍ程度である。そして、基板１
の表面及び凹部２の内面に厚さが例えば１００人程度の
絶縁化膜３を成長さけ゛る。
次に、第１図（Ｂ）に示されるように、酸化膜３表面上
に第１のＮ 型多結晶シリコン層４、Ｐ型多結晶シリコ
ン層５、第２のＮ 型多結晶シリコン層６を順次堆積さ
ぼる。そして、第１１ｉ！７＋（Ｃ）に示されるように
、凹部２内を除く部分に堆積した酸化膜３及び多結晶シ
リコン層４．５．６をエツチング手段により取り除く。
に第１のＮ 型多結晶シリコン層４、Ｐ型多結晶シリコ
ン層５、第２のＮ 型多結晶シリコン層６を順次堆積さ
ぼる。そして、第１１ｉ！７＋（Ｃ）に示されるように
、凹部２内を除く部分に堆積した酸化膜３及び多結晶シ
リコン層４．５．６をエツチング手段により取り除く。
その結果、第１図（Ｃ）及び第２図に示されるように、
基板表面側中央部に第２のＮ 型多結晶シリコン層６が
島状に存在し、その基板内奥側をＰ型多結晶シリコン層
５が包囲し、更に、その基板内奥側を第１のＮ＋型多結
晶シリコン層４が包囲し、この第１のＮ 型多結晶シリ
コン層４の基板内奥側外周面は酸化膜３に介して基板１
に接するという構造が出来上がる。
基板表面側中央部に第２のＮ 型多結晶シリコン層６が
島状に存在し、その基板内奥側をＰ型多結晶シリコン層
５が包囲し、更に、その基板内奥側を第１のＮ＋型多結
晶シリコン層４が包囲し、この第１のＮ 型多結晶シリ
コン層４の基板内奥側外周面は酸化膜３に介して基板１
に接するという構造が出来上がる。
次に、Ｍ１図（Ｄ）に示されるように各多結晶シリコン
層４．．５．６の基板表面側に露出している面に熱酸化
膜７を成長させた後、第１のＮ 型多結晶シリコン層４
及び第２のＮ 型多結晶シリコン層６をそれぞれソース
・ドレイン領域とし、Ｐ型多結晶シリコン層５の熱酸化
１！ ７に隣接Ｊ−る部分をチャンネル領域とするＭＯ
Ｓ型１−ランジスタを形成ずべく、熱酸化膜７」−にグ
ー１〜Ｎ極となるべき多結晶シリコン股８を堆積してそ
の電気抵抗を下げるべくこれにリン拡散を行った後、第
２図に示されるＪζうに、フォトリソグラフィ技術によ
り、ゲート電極としての所望の形状に成形する。
層４．．５．６の基板表面側に露出している面に熱酸化
膜７を成長させた後、第１のＮ 型多結晶シリコン層４
及び第２のＮ 型多結晶シリコン層６をそれぞれソース
・ドレイン領域とし、Ｐ型多結晶シリコン層５の熱酸化
１！ ７に隣接Ｊ−る部分をチャンネル領域とするＭＯ
Ｓ型１−ランジスタを形成ずべく、熱酸化膜７」−にグ
ー１〜Ｎ極となるべき多結晶シリコン股８を堆積してそ
の電気抵抗を下げるべくこれにリン拡散を行った後、第
２図に示されるＪζうに、フォトリソグラフィ技術によ
り、ゲート電極としての所望の形状に成形する。
その後、これらの部分の上面を絶縁膜９で覆い、最後に
、第２のＮ 型多結晶シリコン層６の上方にコンタクト
ホールを開けここにアルミ電極１０を取り付けてメモリ
セルを形成する。
、第２のＮ 型多結晶シリコン層６の上方にコンタクト
ホールを開けここにアルミ電極１０を取り付けてメモリ
セルを形成する。
このようにして形成されたメモリセルの作用を次に説明
する。
する。
第１図（Ｏ）において、配憶情報としての電荷は第１の
多結晶しリコン層４、酸化膜３及び基板１で構成される
キャパシタに蓄えら′れ、電荷の書き込み、読み出しは
第１のＮ 型多結晶シリコン層４及び第２のＮ 型多結
晶シリコン層６をソース・ドレイン領域としＰ型多結晶
シリコン層５をチャンネル領域とするＭＯＳ型１−ラン
ジスタを介しアルミ電極１０を通して行われる。
多結晶しリコン層４、酸化膜３及び基板１で構成される
キャパシタに蓄えら′れ、電荷の書き込み、読み出しは
第１のＮ 型多結晶シリコン層４及び第２のＮ 型多結
晶シリコン層６をソース・ドレイン領域としＰ型多結晶
シリコン層５をチャンネル領域とするＭＯＳ型１−ラン
ジスタを介しアルミ電極１０を通して行われる。
ここで、α線が入射すると、このα線は基板１の内部の
約２５μｍ程度の深度まで侵入する。これにより、α線
の入射軌跡に沿って基板１の内部に電子正孔対が発生し
、α線の最深到達点近傍には特に多くの電子正孔対が発
生ずる。しかしながら、前記ＭＯＳ型トランジスタは絶
縁膜３によって基板１から絶縁されているため、基板１
内部に生じた電子正孔対ににつでは第１のＮ 型多結晶
シリコン層４に蓄積された電荷の石は変化しない。
約２５μｍ程度の深度まで侵入する。これにより、α線
の入射軌跡に沿って基板１の内部に電子正孔対が発生し
、α線の最深到達点近傍には特に多くの電子正孔対が発
生ずる。しかしながら、前記ＭＯＳ型トランジスタは絶
縁膜３によって基板１から絶縁されているため、基板１
内部に生じた電子正孔対ににつでは第１のＮ 型多結晶
シリコン層４に蓄積された電荷の石は変化しない。
但し、α線が前記ＭＯＳ型トランジスタを貫けば、この
ＭＯＳ型トランジスタ内に発生した電子正孔対によって
前記電荷の量は変化するが、前述したように前記ＭＯＳ
型トランジスタの深さは、３〜５μｍ程度であるから、
ここに発生ずる電子正孔対の量は記憶情報を破壊する程
多くはない。従って、このメモリセルはα線によって誤
動作することはない。
ＭＯＳ型トランジスタ内に発生した電子正孔対によって
前記電荷の量は変化するが、前述したように前記ＭＯＳ
型トランジスタの深さは、３〜５μｍ程度であるから、
ここに発生ずる電子正孔対の量は記憶情報を破壊する程
多くはない。従って、このメモリセルはα線によって誤
動作することはない。
更に、このメモリセルにおいては、広い面積を占めるキ
ャパシタが基板１内奥部に形成されているため、従来に
比較して占有面積が小さくなり、一層高密度に集積化で
きるという利点を有する。
ャパシタが基板１内奥部に形成されているため、従来に
比較して占有面積が小さくなり、一層高密度に集積化で
きるという利点を有する。
第３図は、第２の発明に係る半導体記憶Ｈ置の一実施例
を示す断面図で、第１図と同一物には同一符号を付しで
ある。
を示す断面図で、第１図と同一物には同一符号を付しで
ある。
同実施例は、第１図に示した実施例の変形例であり、第
１図（Ｄ）にお番プるＰ型多結晶シリコン層５を、その
熱酸化膜７に隣接するチャンネル領域になる部分を除い
て絶縁層１１に代え、更に、：前記チャンネル領域にな
る部分の電気伝導度を高めるためにここに例えばレーザ
を照射して１単、結 ゛晶化しＰ型車・結晶シリコン
層１２、を形成したもの ゛である。また、前記レーザ
照射によってＮ 型多結晶シリコン層４，６の熱酸化膜
７に隣接する部分も同時に単結晶化され、ＬＬにＮ 型
車結晶シ ・リコン層１３．１４が形成される。
１図（Ｄ）にお番プるＰ型多結晶シリコン層５を、その
熱酸化膜７に隣接するチャンネル領域になる部分を除い
て絶縁層１１に代え、更に、：前記チャンネル領域にな
る部分の電気伝導度を高めるためにここに例えばレーザ
を照射して１単、結 ゛晶化しＰ型車・結晶シリコン
層１２、を形成したもの ゛である。また、前記レーザ
照射によってＮ 型多結晶シリコン層４，６の熱酸化膜
７に隣接する部分も同時に単結晶化され、ＬＬにＮ 型
車結晶シ ・リコン層１３．１４が形成される。
このような変更により、第１及び第２のＮ 型多結晶シ
リコン層４．６の間の微小な漏れ電流が抑制されるので
記憶保持時間を改善することができる。
リコン層４．６の間の微小な漏れ電流が抑制されるので
記憶保持時間を改善することができる。
以上説明したように、第１の発明によれば、半導体基板
表面に凹部を形成しこの凹部内面に絶縁膜及び第１の導
電型の半導体層を堆積してキャパシタを形成し、更に前
記第１の導電型の半導体層に第２の導電型の半導体層及
び第１の導電型の半導体層を積層、し、前記第２の導電
型の半導体層の前記基板表面μい露出した面に絶縁膜を
介してゲート電極を取□り何番プて前記第１の導電型の
両生導体層をソース・ドレイン領域とし前記第２の導電
１型の半導体層４チヤ、ンネル領域とする前記基板内部
からは絶縁されたＭＯＳ型トランジスタを形成している
ので、前記熱板内のα線が入射し電子正孔対が発生して
も、恭記キャパシタに蓄積された電荷量はほとんど変化
せず記憶情報が破壊されることがないという効果が得ら
れる。
表面に凹部を形成しこの凹部内面に絶縁膜及び第１の導
電型の半導体層を堆積してキャパシタを形成し、更に前
記第１の導電型の半導体層に第２の導電型の半導体層及
び第１の導電型の半導体層を積層、し、前記第２の導電
型の半導体層の前記基板表面μい露出した面に絶縁膜を
介してゲート電極を取□り何番プて前記第１の導電型の
両生導体層をソース・ドレイン領域とし前記第２の導電
１型の半導体層４チヤ、ンネル領域とする前記基板内部
からは絶縁されたＭＯＳ型トランジスタを形成している
ので、前記熱板内のα線が入射し電子正孔対が発生して
も、恭記キャパシタに蓄積された電荷量はほとんど変化
せず記憶情報が破壊されることがないという効果が得ら
れる。
また、第２の発明によれば、前記第１の発明における前
記第２の導電型の半導体層に代えて、前記基板表面側の
部分が、前記第２の導電型の半導体で形成されその他の
部分は絶縁体で形成されている絶縁層を設けているので
、」−記の第１の発明を奏づる効果に加え、前記第１の
導電型の両生導体層間の微小な漏れ電流が抑制され記憶
保持時間が長くなるという効果が１ｑられる。
記第２の導電型の半導体層に代えて、前記基板表面側の
部分が、前記第２の導電型の半導体で形成されその他の
部分は絶縁体で形成されている絶縁層を設けているので
、」−記の第１の発明を奏づる効果に加え、前記第１の
導電型の両生導体層間の微小な漏れ電流が抑制され記憶
保持時間が長くなるという効果が１ｑられる。
第１図（Ａ）〜（Ｄ）は第１の発明に係る半導体記憶装
置の一実施例のＭｔｉ造を製造過程に従っ−Ｃ示す断面
図、第２図は同実施例の構造を示す平面図、第３図は第
２の発明に係る半導体記憶装置の一実施例の構造を示す
断面図、第４図は従来の半導体記憶装置の構造を示す断
面図である。 １・・・半導体基板、２・・・凹部、３・・・絶縁膜、
４・・・第１のＮ＋型多結晶シリコン層、５・・・Ｐ型
多結晶シリコン層、６・・・第２のＮ１−型多結晶シリ
コン層、７・・・熱絶縁膜、８・・・多結晶シリコン膜
、９・・・絶縁膜、１０・・・アルミ電極、１１・・・
絶縁層、１２・・°Ｐ型単結晶シリコン層、１３．１４
・・・Ｘ ＋型用結晶シリコン層。 （Ａ） （Ｂ） 第 ＩＩ￥］ ）のト 男 ２ 図 １４０ ＋５０ 第 ４ 図 第３図
置の一実施例のＭｔｉ造を製造過程に従っ−Ｃ示す断面
図、第２図は同実施例の構造を示す平面図、第３図は第
２の発明に係る半導体記憶装置の一実施例の構造を示す
断面図、第４図は従来の半導体記憶装置の構造を示す断
面図である。 １・・・半導体基板、２・・・凹部、３・・・絶縁膜、
４・・・第１のＮ＋型多結晶シリコン層、５・・・Ｐ型
多結晶シリコン層、６・・・第２のＮ１−型多結晶シリ
コン層、７・・・熱絶縁膜、８・・・多結晶シリコン膜
、９・・・絶縁膜、１０・・・アルミ電極、１１・・・
絶縁層、１２・・°Ｐ型単結晶シリコン層、１３．１４
・・・Ｘ ＋型用結晶シリコン層。 （Ａ） （Ｂ） 第 ＩＩ￥］ ）のト 男 ２ 図 １４０ ＋５０ 第 ４ 図 第３図
Claims (1)
- 【特許請求の範囲】 １、半導体基板表面に凹部を形成し、この凹部の内面に
絶縁膜及び第１の導電型の半導体層を順次積層してキャ
パシタを形成し、更に前記第１の導電型の半導体層に第
２の導電型の半導体層及び第１の導電型の半導体層を順
次積層し、前記第２の導電型の半導体層の前記基板表面
側へ露出している面に絶縁膜を介してゲート電極を取り
付けて前記第１の導電型の両半導体層をそれぞれソース
・ドレイン領域とし前記第２の導電型の半導体層をチャ
ンネル領域とする前記基板内部からは絶縁されたＭＯＳ
型トランジスタを形成した半導体記憶装置。 ２、半導体基板表面に凹部を形成し、この凹部の内面に
絶縁膜及び第１の導電型の半導体層を順次積層してキャ
パシタを形成し、更に前記第１の導電型の半導体層に前
記基板表面側の部分が第２の導電型の半導体で形成され
その他の部分は絶縁体で形成されている絶縁層及び第１
の導電型の半導体層を順次積層し、前記絶縁層の前記基
板表面側へ露出している面に絶縁膜を介してゲート電極
を取り付けて前記第１の導電型の両半導体層をそれぞれ
ソース・ドレイン領域とし前記絶縁層の第２の導電型の
半導体で形成された部分をチャネル領域とするＭＯＳ型
トランジスタを形成した半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60101938A JPS61259564A (ja) | 1985-05-14 | 1985-05-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60101938A JPS61259564A (ja) | 1985-05-14 | 1985-05-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61259564A true JPS61259564A (ja) | 1986-11-17 |
Family
ID=14313846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60101938A Pending JPS61259564A (ja) | 1985-05-14 | 1985-05-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61259564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02288262A (ja) * | 1989-04-28 | 1990-11-28 | Hitachi Ltd | 半導体集積回路装置 |
-
1985
- 1985-05-14 JP JP60101938A patent/JPS61259564A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02288262A (ja) * | 1989-04-28 | 1990-11-28 | Hitachi Ltd | 半導体集積回路装置 |
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