JPS61259570A - 半導体装置 - Google Patents

半導体装置

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JPS61259570A
JPS61259570A JP61061050A JP6105086A JPS61259570A JP S61259570 A JPS61259570 A JP S61259570A JP 61061050 A JP61061050 A JP 61061050A JP 6105086 A JP6105086 A JP 6105086A JP S61259570 A JPS61259570 A JP S61259570A
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JP
Japan
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emitter
mesa
contact
substrate
base
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JP61061050A
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ピーター・デニス・スコベル
ピーター・フレツド・ブロムレイ
ロジヤー・レスリー・ベーカー
ゲーリー・ジヨン・トムキンス
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TDK Micronas GmbH
ITT Inc
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Deutsche ITT Industries GmbH
ITT Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
    • H10P76/408—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes
    • H10P76/4085—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes characterised by the processes involved to create the masks
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/01—Bipolar transistors-ion implantation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S148/124—Polycrystalline emitter

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置、特に多結晶シリコンエミッタを
具備するバイポーラトランジスタ及びその製造方法に関
する。
［従来技術とその問題点］ 多結晶シリコンエミッタを用いるとバイポーラトランジ
スタの性能が改善される。この様な自己整合タイプの半
導体装置の製造方法の例は文献に記載されている。（例
えば１．ＥＥＥ　　ＪＳＳＣ３Ｃ１７１９８３年、第２
２６頁及び１ＥＥＦ　　ＥＩＤＭ　　Ｔ　ｅｃｈ、　Ｄ
　ｒｇ、１９８３年、第１６頁。）これらの方法はポリ
シリコン（多結晶シリコン）ベースコンタクトの使用に
依存−しているため２つのポリシリコン層が必要である
。
［問題点解決のための手段］ 本発明によれば、半導体基盤内に配置された酸化されて
いないベース領域の表面上にメサ型多結晶シリコンエミ
ッタを限定する過程と、前記メサ型エミッタの側壁とベ
ース領域の露出した酸化されていない表面を酸化する過
程と、前記メサ型エミッタの少なくとも１つの酸化側壁
を注入マスクの一部として用いてベースコンタクト領域
をベース領域と接触する基盤に形成し、ベースコンタク
ト領域をエミッタと自己整合させる過程とを含むバイポ
ーラトランジスタの製造方法が示されている。
この発明によれば又ベース領域と接触するメサ型子結晶
シ・リコンエミツタとベースコンタクトを備え、エミッ
タが、トランジスタの製造中にベースコンタクトの自己
整合を行なう酸化側壁を持つバイポーラトランジスタが
提供されている。
［実施例］ ここで添附図面を参照し本発明の実施例をさらに詳しく
説明する。
まず第１乃至第６図を参照すると、自己整合のベースコ
ンタクトの製造に必要な連続した工程が示されている。
ｎ型単結晶シリコンの基Ｉ８１は酸化され、シリコン二
酸化物の表面層が得られる。
フォトレジスト層３が適用され、適切なマスク（図示さ
れていない）を用いてベース領域を限定する窓４がフォ
トレジスト層３内に開口される（第１図参照）。例えば
硼素のイオン注入によってベース５が形成される。この
注入作用に続いて、窓４を通して露出された酸化物がベ
ースマスク（）第１〜レジスト３）を用いてエツチング
され、その内部にエミッタが形成される領域を限定する
。
フォトレジスト層３は除去される（第２図参照）。
界面酸化物を形成するために表面処理が必要であればこ
こで行なうことができる。次にポリシリコン層６が付着
され（第３図参照）、例えば砒素あるいは燐によってｎ
＋にドーピングされる。エミッタ領域を決めた後にポリ
シリコンロがドライエツチングされ、第４図のようにほ
ぼ中央がメザ型ｎ＋ポリシリコン、すなわちエミッタ７
の構造となる。ドライエツチングは単結晶シリコン基盤
１上の異方性及び分離性が高くなるように制御される。
実験によれば１０対１の分離性が実証された。
これにより層の厚みが通常であれば過剰エツチングを考
慮しても、ポリシリコンのエツチング過程においてエツ
チングされるベースは５００Ａ（０，０５マイクロメー
トル）より小さくなるであろう。次にこの構造体には酸
化側壁スペーサ８が形成される。（第５図参照）スペー
サの形成には例えば、本発明者によるアメリカ合衆国特
許出６一 願に記載された酸化法か、あるいは相似的に付着した酸
化物の反応イオンエツチイング（ＲＩＥ）法を用いてエ
ツチングすることによって形成してもよい。本発明者に
よる前記出願の明細書には、メサ型ポリシリコン（エミ
ッタ）上の層をシリコン窒化物で被覆し、ポリシリコン
と単結晶シリコンの酸化速度の差を十分に利用して、メ
サの側壁を低温、望ましくは９０“０℃以下で酸化する
工程が含まれる。この処理の結果ｎ型領域９が形成され
る。次に適切なマスク（図示されていない）を用いて所
定パターンのフォトレジスト層１０（第６図参照）が、
その中に窓１１を形成するために付着され、これはｐ子
ベースコンタクトの領域にマスクを限定する働きをする
。そして例えば硼素によるイオン注入がベースコンタク
ト１２を形成するために行われ、このベースコンタクト
１２はポリシリ　　゛コンと側壁スペーサ８をｐ＋コン
タクトマスクと−して用いることによってポリシリコン
エミッタ領域と自己整合する。第６図に示された構造体
からバイポーラトランジスタを完成するため、基盤１に
対するコレクタコンタクト（図示されていない）ととも
に、例えばベース及びポリシリコンエミッタに対する外
部の電気接触を行なうために、適切な金属の被着が必要
である。
完全なバイポーラトランジスタの断面が第７図に示され
ている。このトランジスタには、エツチング作業におい
てメサ型エミッタ７と同じマスキングによって限定され
たポリシリコンスドライブ（整合メサ）１４を用いるこ
とによってエミッタ端部に整合されているコレクタコン
タクト１３が備えられている。ストライプ１４の側壁１
７も又エミッタ７の側壁と同様酸化される。フォトレジ
スト＠１５が適用されマスク（図示されていない）を用
いてパターン化され、コレクタコンタクト１３を形成す
るための、例えば砒素イオン注入用の窓１６を提供する
。ストライプ１４の一番外側の酸化〆れた端部がコレク
タコンタクトの端部の位置を決めるので、マスクはそれ
ほど正確なもあてなくてもよく、又フォトレジストは、
その中にコレクタコンタクト材料が注入されないように
すべき領域の保護に必要なだけである。ポリシリコンス
ドライブの端部はエミッタ端部とコレクタコンタクトと
の間の距離を限定する。こうしてこの半導体装置は完全
に自己整合する。
こうしてベースコンタクトの自己整合は、ポリシリコン
の単一層と側壁を用い、前述の公知の方法において必要
な２つのポリシリコン層を用いた方法に比べ簡略化され
た方法によって達成される。
【図面の簡単な説明】
第１図乃至第６図は、本発明の一実施例に基づいた自己
整合ベースコンタクトの製造における連続した工程段階
を表わす概略的な断面図である。 第７図は完全自己整合型のポリシリコンエミッタのバイ
ポーラトランジスタの断面図である。

Claims (9)

    【特許請求の範囲】
  1. （１）半導体基盤内に配置された酸化されていないベー
    ス領域の表面上にメサ型多結晶シリコンエミッタを限定
    する工程と、 前記メサ型エミッタの側壁とベース領域の露出した酸化
    されていない表面を酸化する工程と、前記メサ型エミッ
    タの少なくとも１つの酸化側壁を注入マスクの一部とし
    て用いてベースコンタクト領域をベース領域と接触する
    基盤に形成し、ベースコンタクト領域をエミッタと自己
    整合させる工程とを含むバイポーラトランジスタの製造
    方法。
  2. （２）ベース領域が、基盤上に形成された酸化層を通し
    てマスク層内の窓によって基盤内に注入され、続いて窓
    によつて露出された酸化層が除去される特許請求の範囲
    第１項記載の方法。
  3. （３）メサ型エミッタが、窓によつて露出された酸化層
    の除去に続いて、基盤上に形成された多結晶シリコンの
    層から限定されている特許請求の範囲第２項記載の方法
    。
  4. （４）メサ型エミッタの限定作業が多結晶シリコン層の
    適切なマスキングとドライエッチングを含んでいる特許
    請求の範囲第３項記載の方法。
  5. （５）少なくとも１つの多結晶シリコンコンタクト整合
    メサを前記多結晶シリコン層によって限定し、この整合
    メサが酸化層上に形成され整合メサの側壁が前記酸化過
    程において酸化される工程と、整合メサの少なくとも１
    つの酸化された側壁を注入マスクの一部として用いてコ
    レクタコンタクト領域を基盤に注入し、エミッタとコレ
    クタコンタクトの間の空間が整合メサによって限定され
    る工程を含む特許請求の範囲第３項あるいは第４項記載
    の方法。
  6. （６）ベース領域と接触するメサ型多結晶シリコンエミ
    ッタとベースコンタクトを含み、エミッタが、トランジ
    スタの製造中にベースコンタクトの自己整合を行なう酸
    化側壁を持つバイポーラトランジスタ。
  7. （７）エミッタが実質的にベース領域の表面の中央に位
    置し、エミッタの対向する両側に位置しエミッタの各々
    の酸化側壁によつて相互に自己整合している２つのベー
    スコンタクト領域を含む特許請求の範囲第６項記載のト
    ランジスタ。
  8. （８）ベース領域が基盤の表面領域に位置し、基盤に対
    してコレクタコンタクトを含む特許請求の範囲第６項ま
    たは第７項記載のトランジスタ。
  9. （９）メサ型エミッタから間隔をおいて位置し、エミッ
    タ及びコレクタコンタクト間の距離を限定する多結晶シ
    リコン整合メサを含む特許請求の範囲第８項記載のトラ
    ンジスタ。
JP61061050A 1985-03-23 1986-03-20 半導体装置 Pending JPS61259570A (ja)

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