JPS6126254A - Ｃｍｏｓスタテイクメモリセル - Google Patents

Ｃｍｏｓスタテイクメモリセル

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JPS6126254A
JPS6126254A JP14688085A JP14688085A JPS6126254A JP S6126254 A JPS6126254 A JP S6126254A JP 14688085 A JP14688085 A JP 14688085A JP 14688085 A JP14688085 A JP 14688085A JP S6126254 A JPS6126254 A JP S6126254A
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JP
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transistor
transistors
memory cell
drain
static memory
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JP14688085A
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ピエール　ジユウチ
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Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の背景］ この発明は、ＣＭＯＳスタティクメモリセルに関する。
この発明は、特に二進情報を記憶するランダム・アクセ
ス・メモリを製造するマイクロエレクトロニクスの分野
に用いることができる。
Ｎチャネルを有するＭＯＳトランジスタ及びＰチャネル
を有するＭＯＳトランジスタによってのみ形成された０
ＭＯ３（相補型金属酸化膜半導体）スタティクメモリセ
ル、即ちメモリは、消費電力゛が非常に少なく、雑音に
対して非常に高い抵抗性、特に電気的性質の雑音に対し
て非常に高い抵抗性を有する効果がある。しかし、この
ようなＣＭＯＳメモリは比較的集積密度が低い。
このように集積密度が低いのは、特に各メモリ・セルに
おいてメモリ・セルを形成している種々のトランジスタ
の相互接続に必要ないくつかの電気的コンタクト開孔が
存在するためである。これらの電気的コンタクト開孔は
、完全回路上に堆積された絶縁層、特にシリコン酸化膜
上に形成される。更に問題は、これら電気的コンタクト
開孔の位置決定に必要なガードにもある。これは、従来
技術によるＣＭＯＳメモリ・セルの電気的回路図と、こ
のＣＭＯＳメモリ・セルを形成する種々の層の構造の平
面図とをそれぞれ示す付図の第１図及び第２図により示
されている。
メモリΦセルは、電気的に相互接続されたＰチャネルを
有する２つのＭＯＳトランジスタＴＩ　、Ｔ２及びＮチ
ャネルを有するＭＯＳトランジスタＴ３及びＴ４から形
成される二安定素子、即ちフリップ・フロップからなる
。
更に、このメモリ・セルは、メモリ・セルの二安定素子
を動作させるトランジスタを形成するチャネルを有した
２つのＭＯＳトランジスタＴ５及びＴ６からなる。
第１図及び第２図に示すよ、うに、トランジスタＴ１及
びＴ２のソースＳＬ及びＳ２は、メモリ・セルを構成す
る基板上に配置される相互接続線４により相互接続され
、また図示していない電源から印加される正電圧Ｖに保
持されている。更に、Ｇｌ及びＧ３により表わすトラン
ジスタＴＩ及びＴ３のゲート（第１図）は、電気的に相
互接続されているので、トランジスタＴ２及びＴ４のゲ
ー）Ｇ２及びＧ４でもある。
トランジスタＴＩ及びＴ３のゲートの接続は相互接続線
６により行なわれ、またトランジスタＴ２及びＴ４のゲ
ートの接続は相互接続線８により行なわれる。前記相互
接続線６及び８は、種々のゲートを生成するためにも用
いられ、エツチングされた導体層９（一般には、多結晶
シリコン）に形成されている（第２図）。
更に、第１図に示すように、トランジスタＴＩのドレー
ンＤｉは、トランジスタＴ３のドレーンＤ３と共に、ト
ランジスタＴ２及びＴ４のゲートＧ２及びＧ４に電気的
に接続されている。第２図に示すように、これらの接続
は、絶縁物層、特にシリコン酸化膜（図示なし）に形成
された３つの電気的コンタクト開孔１Ｏ１１２，１４に
より得られる。更に、具体的には導体線１８に形成され
た相互接続線１Ｂは、トランジスタＴ’ｌのドレーンＤ
ｉと、トランジスタＴ３のドレーンＤ３との間における
接続を確保している。前記相互接続線ＩＢは、電気的コ
ンタクト開孔１０及び１４と、トランジスタＴ２及びＴ
４のゲートに活性ゾーンのドレーンＤ１及びＤ３の接続
を確保し、かつエツチングされた導体層９に形成された
相互接続線１８とにより、ドレーンＤ１及びＤ３にそれ
ぞれ接続されている。前記相互接続線１９は、電気的コ
ンタクト開孔１２が前記相互接続線１Ｂに形成された結
果として相互接続線１６に接触している。
第１図に示すと同様な方法にて、トランジスタＴ２のド
レーンＤ２は、トランジスタＴ４のドレーンＤ４による
と共に、トランジスタＴ１及びＴ３のゲートＧｌ及びＧ
３に電気的に接続されている。
第２図に示されているように、これらの接続は、絶縁物
層に形成されている３つの電気的コンタクト開孔２０．
２２．２４によって得ている。導体層１８における相互
接続線２６は、トランジスタＴ２のドレーンＤ２とトラ
ンジスタＴ４のドレーンＤ４との間の接続を確保する。
前記相互接続線２Ｂは、電気的コンタクト開孔２０．２
４と、導体層９に形成された相互接続線２８とによって
、ドレーンＤ２及びＤ４にそれぞれ接触し、かつ活性ゾ
ーンのドレーンＤ２）Ｄ４と、トランジスタＴ１．Ｔ３
との間の接続を確保している。前記相互接続線２８は、
電気的接触開孔２２が前記相互接続線２Ｂに形成されて
いる結果として相互接続線２６と接触しているものであ
る。
更に、トランジスタＴ３及びＴ４のソースＳ３、Ｓ４は
、アース電位（第１図）に高められる。これらの接続は
、導体被覆１８に形成された相互接続線３０．３２によ
り得られ、導体被覆１８はその絶縁層に形成されている
電気的コンタクト開孔３４．３８（第２図）を介してト
ランジスタＴ３、Ｔ４のソースＳ３、Ｓ４にそれぞれ接
触している。
第１図に示されているように、メモリ・セルの二安定素
子２の付勢は、ドレーンＤ５を介してトランジスタＴ３
のドレーンＤ３、トランジスタＴ１のドレーンＤｉ、ト
ランジスタＴ２）Ｔ４のゲー）Ｇ２）Ｇ４に接続された
トランジスタＴ５により、又はドレーンＤ６がトランジ
スタＴ４のドレーンＤ４、トランジスタＴ２のドレーン
Ｄ２）及υトランジスタＴｌ、Ｔ３のゲー）Ｇｌ、Ｇ３
に接続されているトランジスタＴ６により行なわれる。
トランジスタＴ５のドレーンＤ５とトランジスタＴ３の
ドレーンＤ３との間の接続は、第２図に示すように、基
板における相互接続線３８により確保され、一方トラン
ジスタＴ６のドレーンＤ６とトランジスタＴ４のドレー
ンＤ３との間の接続は基板における相互接続線４０によ
り確保されている。他のトランジスタＴ５、Ｔ６のドレ
ーンＤ５、Ｄ６の接続は、前述のようにそれぞれ電気的
コンタクト開孔１０．１２．１４　、２０．２２．２４
と、相互接続線１に１８．８；２６．２８．６とにより
それぞれ得られる。
メモリ・セルの選択に用いられる電気信号はトランジス
タＴ５、Ｔ６のゲートＧ５、Ｇ６に伝送され、トランジ
スタＴ５、Ｔ６は導体層９に形成されている相互接続線
４２により相互接続される。
一方、選択したメモリ・セルに記憶されるべき、又は前
記メモリ・セルから除去されるべき情報は、トランジス
タＴ５及びＴ６のソースＳ５及びＳ６により転送される
。この情報゛は、導体層１８に形成されると共に、電気
的コンタクト開孔４８．５゜（第２図）を介してトラン
ジスタＴ５、Ｔ６のソースＳ５、Ｓ６と、絶縁層と、第
２の、更に具体的にはアルミニウム導体層（図示なし）
とにそれぞれ接触している線４４．４６により転送され
る。
これら６つの電気的コンタクト開孔１０．１２．１４．
２０．２２及び２４は、ＣＭＯＳメモリ・セルの内部接
続を得るのに必要とするもので、このメモリ参セルを形
成する異なる各層の構造、特に導体層９．１８に形成さ
れた相互接続線との交差を考慮すると、これら６つの電
気的接触開孔１Ｏ１１２，１４，２０，２２及び２４の
存在はメモリ参セルの集積密度を制限するものである。
［発明の要約］ この発明は、従来技術のメモリ争セルの構成と異なる構
成を有するＣＭＯＳスタティクメモリセルに関するもの
で、従来技術によるメモリ・セルの内部接続に用いる全
ての電気的コンタクト開孔を省略することを可能とさせ
ることにより、その集積密度を増加させることができる
。
特に、この発明は、第１及び第２のトランジスタと呼ば
れる２つのＰチャネルＭＯ３トランジスタと、第３及び
第４のトランジスタと呼ばれる２つのＮチャネルＭＯＳ
トランジスタと、二安定素子を制御するために用いられ
る第５及び第６のＭＯＳ）ライジスタとから形成され、
それ自体は公知方法の二安定素子からなるＣＭＯＳスタ
ティクメモリセルに関する。メモリ・セルの異なる各ト
ランジスタは、それらを接続する相互接続線が交差しな
いように電気的に接続されることに特徴がある。
メモリ・セルを形成する種々のトランジスタの相互接続
線が交差しない結果として、メモリ・セル内の全ての電
気的コンタクト開孔を除去することができるので、集積
密度を増加することになる。
この発明によるメモリ・セルの二安定素子のトランジス
タの接続は、 −第１及び第３のトランジスタのゲートを相互接続し、 −第２及び第４のトランジスタのゲートを相互接続し、 −第１及び第２のトランジスタのソースを相互に、かつ
電源に接続し、 −第３及び第４のトランジスタのソースを接地し、 −第１（７）トランジスタのドレーンを第２のトランジ
スタのゲートにのみ接続し、 −第２のトランジスタのドレーンを第１及び第３のトラ
ンジスタのゲートに接続すると共に、第４のトランジス
タのドレーンに接続し、−第３のトランジスタのドレー
ンを二安定素子における第４のトランジスタのゲートに
のみ接続して達成される効果がある。
この発明によるメモリ・セルの好ましい一実施例によれ
ば、第５及び第６のトランジスタのドレーンは、第３の
トランジスタのゲートと、第４のトランジスタのゲート
とにそれぞれ接続され、相互接続されている第５及び第
６のトランジスタのゲートはセル選択信号を転送するの
に用いられ、これら第４及び第５のトランジスタのソー
スは記憶すべき、又は読み出すべき情報を転送するのに
用いられる。
この発明は、限定することを意図していない複数の実施
例に関連させて以下詳細に説明される。
［好ましい実施例の詳細な説明］ 説明を簡単にし、かつ以下の説明をよく理解するため、
第３図及び第４図に示すこの発明によるメモリΦセルの
素子であって、第１図及び第２図を参照して説明した従
来技術に関連して変化なく残っているものには、同一の
符号を用いるものとする。
前述のように、この発明によるメモリ・セルは、２つの
ＰチャネルＭＯ３トランジスタＴ１及びＴ２４から形成
された二安定素子、即ちフリップ・フロップと、前記二
安定素子を付勢する２つのトランジスタＴ５、Ｔ６と共
にメモリ・セルの制御トランジスタを形成し、かつＮチ
ャネルＭＯＳトランジスタから形成される２つのＮチャ
ネル間Ｏ３トランジスタＴ３及びＴ４とからなる。
従来技術のメモリ・セルのときは、トランジスタＴ１及
びＴ２のソースＳｔ及びＳ２は、メモリ・セルが形成さ
れ、かつ電源から印加される正電圧■に保持される基板
に配置された相互接続線により電気的に相互接続される
。更に、トランジスタＴ１及びＴ３のゲー）Ｇｌ及びＧ
３は相互接続線６により電気的に相互接続され、またト
ランジスタＴ２）Ｔ４のゲートＧ２）Ｇ４も電気的相互
接続線８により相互接続されていることにより、前述の
ように、相互接続線６及び８は、より具体的には多結晶
シリコンがこの発明によるメモリ・セルのトランジスタ
のゲートを生成するのに用いられ、エツチングされた導
体層９に形成される。
更に、従来技術のように、トランジスタＴ３及びＴ４の
ソースＳ３、Ｓ４は接地電位に保持されている（第３図
）。このような接続は、特にアルミニウム導体層１８に
形成されると共に、電気的コンタクト開孔３４．３Ｂ（
第４図）を介してソースＳ３、Ｓ４にそれぞれ接触して
いる、より具体的にはシリコン酸化膜絶縁層（図示なし
）に形成された相互接続線３０．３２により得ている。
最後に、従来技術のように、メモリ・セル選択信号が入
力されるトランジスタＴ５、Ｔ６のゲー）Ｇ５、Ｇ６は
、導体層９に形成された相互接続線４２と、メモリ・セ
ルに記憶されるべき、又はこれから読み出すべき情報を
転送するために用いる各相互接続線４４．４６に対する
前記トランジスタＴ５、Ｔ６の各ソースＳ５、Ｓ６とに
より電気的に相互接続されている（第３図）。導体層１
８に形成されている線４４．４６は電気的コンタクト開
孔４８．５０を介してソースｓ５、ｓ６にそれぞれ接触
している（第４図）。
この発明によれば、トランジスタＴＩのドレーンＤＩは
、導体層９（第４図）に形成されているドレーンＤ１と
ゲー）Ｇ２の延長５３とにより直接接触している非絶縁
相互接続線５２によりトランジスタＴ２（第３図）のゲ
ー）Ｇ２にのみ接続されている。同様の方法にて、トラ
ンジスタＴ３のドレーンＤ３は、導体層９に形成されて
いるドレーンＤ３とゲー）Ｇ４の延長５５と直接接触し
ている非絶縁相互接続線５４とにより、二安定素子？内
においてトランジスタＴ４（第３図）のゲートにのみ接
続されている（第４図）。
更に、トランジスタＴ２のドレーンＤ２は、トランジス
タＴ４のドレーンＤ４と共に、トランジスタＴＩ、Ｔ３
のゲー）Ｇｌ、Ｇ３に接続されている（第３図）。これ
らの接続は、ドレーンＤ２及びＤ４と共に、トランジス
タＴ１．Ｔ３のゲートを接続する相互接続線６の延長５
８と直接接続されている非絶縁相互接続線５６により得
られる（第４図）。
更に、この発明によれば、トランジスタＴ５、Ｔ６によ
る二安定素子、即ちフリップ・フロップ２の付勢は、一
方がトランジスタに対応するドレーンＤ５とゲー）Ｇ３
と直接接続されている非絶縁相互接続線６０を介してト
ランジスタＴ３（第３図）のゲー）Ｇ３に単独に接続さ
れているトランジスタＴ５のド゛レーンＤ５によると共
に、トランジスタに対応するドレーンＤ６とゲートＧ４
と直接接続されている絶縁相互接続線８２によりトラン
ジスタＴ４のゲートＧ４に接続されているトランジスタ
Ｔ６のドレーンＤ６によって行なわれる。
非絶縁相互接続線５２．５４．５Ｂ、６０、及びＢ２は
、同一の導体層に形成され、より具体的にはチタン・タ
ングステン合金から形成されている。これらの生成プロ
セスは以下で説明される。
第３図及び第４図に示すように、この発明によるメモリ
・セルの異なる内部接続は、交差することはない。特に
、非絶縁相互接続線は基板における相互接続線と、又は
ゲートが形成される導体層９における相互接続線と交差
することはない。
この発明によるスタティクメモリセルの構成は、絶縁層
を用いることなく、その内部接続の形成の結果として、
従来技術によるメモリ・セルのトランジスタの接続に通
常用いられている全ての電気的コンタクト開孔を除去す
ることを可能としている。
この出願人名により、１８８４年３月１９日に出願され
たフランス特許出願第８４　０４２０４号において、絶
縁物層に形成された電気的コンタクト開孔な生成するこ
となしに、メモリ・セルのトランジスタを電気的に内部
接続することを可能にし、また特に相互接続線５２．５
４．５Ｂ、８０．６２を生成可能にする複数プロセスの
うちの一つが説明されている。
このプロセスは、縦断面図にて異なる段階のプロセスを
示す第５図から第８図までを参照して説明される。
説明を簡単にするため、この説明は相互接続線５６によ
ってトランジスタＴ２のドレーンＤ２をトランジスタＴ
４のドレーンＤ４に接続させるものについて行なう。し
かし、このプロセスは、この発明によるメモリ・セルの
全ての非絶縁接続に、即ち電気的コンタクト開孔なしで
も適用可能なことが明らかである。
第５図から第８図までにおいて、符号７２．７４はＰ型
シリコンの基板７６に形成されたＮチャネル型のトラン
ジスタＴ４のソース及びドレーンにそれぞれ対応し、ま
た符号７８は、より具体的には多結晶シリコンから製造
された前記トランジスタのゲートに対応する。
同様にして、符号８２．８４は、例えばＮ型シリコンの
基板８Ｂに形成されたＰチャネル型のトランジスタＴ２
のドレーン及びソースをそれぞれ表わし、また符号８８
は、特に多結晶シリコンから形成されたトランジスタＴ
２のゲートを表わす。
更に、符号８０は互いに電界酸化分離トランジスタＴ２
）Ｔ４を表わしている。
この。プロセスによると、トランジスタＴ４のドレーン
７４とトランジスタＴ２のドレーン８２との相互接続は
、前記トランジスタの電界酸化ゲート及びソースとを完
全集積回路上に直接堆積し、その後に導体物（例えば第
５図に示すようにチタンとタングステンの合金）の層８
２を形成し、エツチングして所望の接続９２ａを得るよ
うにする（第８図）。
この層８２はｔ′この層８２の上に他の物質、より具体
的にはアルミニウムの層８４をまず堆積することにより
エツチングすることができる０次に、レジン・マスク９
Ｂを生成し、これによって形成されるべき接続８２ａの
像を表わす。これに続いて、例えば異方性のエツチング
舎プロセスを用いることにより、レジン・マスク８６に
よって被覆されていない層９４の当該部分を除去する。
次に、第７図に示すように、層８４の残部８４ａにより
被覆されていない層８２の当該部分は、例えば異方性の
エツチング−プロセスを用いることにより除去され、層
８４の残部９４ａはこのエツチング・プロセス用のマス
クとして利用される。
最後に、第８図に示すように、レジン・マスク８６は除
去される。
層８２は、より具体的にはチタン及びタングステンから
なり、このようにエツチングされたときは、Ｎチャネル
のトランジスタＴ４のドレーン７４をＰチャネルのトラ
ンジスタＴ２のドレーン８２に接続することが可能にな
る。
エツチングされる層９２用のマスクとしての機能に加え
て、アルミニウムの層８４の使用により、次のプロセス
においてチタン合金層の酸化防止を可能にしている。
トランジスタＴ２のドレーンをトランジスタＴ４のドレ
ーンに接続させるこのようなプロセスは、この発明によ
るメモリ・セルの全ての内部接続を、絶縁なしに得るこ
と、特にトランジスタＴｌのドレーンとトランジスタＴ
２のゲートとの間の相互接続線５２）トランジスタＴ２
のドレーン、トランジスタＴ４のソース、トランジスタ
ＴＩ及びＴ３のゲートの相互接続線５Ｂ、トランジスタ
Ｔ３のドレーンをトランジスタＴ４のゲート及びトラン
ジスタＴ６のドレーンに対しての接続、並びにトランジ
スタＴ６のドレーンとトランジスタＴ３のゲートと゛の
間の相互接続線８０に適用できることは明らかである。
以上述べた接続プロセスは、この発明によるメモリ・セ
ル内の電気的コンタクトを除去することにより、従来技
術のメモリ・セルと比較して２７％もの集積密度の増加
を可能にする。
メモリ・セルの集積密度は、活性領域及び（又は）相互
接続されるべきゲート上に、非絶縁の相互接続線の自動
アライメント又は自動配置を得ることを可能にさ、せる
プロセスを用いることによ４す、更に増加させることが
可能となる０以上述べたプロセスは自動アライメントさ
れたプロセスではない。
自動アライメント又は自動配置プロセスとしては、特に
この出願人の名において１８８４年３月３０日に出願さ
れたフランス特許出願路８４　０５０５２号において説
明されたプロセスを用いることが可能である。
更に、メモリ・セルにおける電気的コンタクト開孔が存
在しない結果として、接続されるべきメモリーセルの異
なるトランジスタの活性領域を分離する距離を減少させ
ることにより、従来技術のメモリ・セルに反して、集積
密度を増加することが可能となる。これは、　１９８２
年、ＩＥＥＥにより出版されたＩＥＤＭ−８２項、第２
３７頁〜第２４０頁において説明され、またＲ、Ｄ、ラ
ング、Ｈ，モモセ及びＹ、ナガクポによりローカル・フ
ィールド酸化を用いる代りに「深い溝により分離した０
ＭＯ３素子」と題するものと同様に、アイソレージ璽ン
・トレンチによるメモリ・セルの異なるトランジスタ間
における絶縁プロセスを用いることにより達成すること
ができる。
【図面の簡単な説明】
第１図は従来技術のＣＭＯＳスタティクメモリセルの電
気的な回路図、第２図は第１図のＣＭＯＳスタティクメ
モリセルを形成する種々の層の構造の平面図、第３図は
この発明によるＣＭＯＳスタティクメモリセルの電気的
な回路図、第・４図は第３図のＣＭＯＳスタティクメモ
リセルを形成する種々の層の構造の平面図、第５図、第
６図、第７図及び第８図はこの発明によりメモリ・セル
を製造するプロセスの種々の段階の縦断面図である。 ２・・・二安定素子、 ３０　、３２　、４２　、４４　、４１１１　、５２　
、５４　、５Ｂ　、　ＥＩｏ　、　６２・・・相互接続
線、 ？４，８２，８４．Ｄｉ−Ｄ６・・・ドレーン、７８　
、　Ｇ　１〜Ｇ６・・・ゲート、？２，７４．ＳＩ　Ｎ
Ｓ６・・・ソース、ＴＩ−Ｔ６・・・トランジスタ。

Claims (3)

    【特許請求の範囲】
  1. （１）第１及び第２のトランジスタと呼ぶ２個のＰチャ
    ネルのＭＯＳトランジスタと、第３及び第４トランジス
    タと呼ぶ２個のＮチャネルのＭＯＳトランジスタと、二
    安定素子を制御するために用いられる第５及び第６のＮ
    チャネルのＭＯＳトランジスタから形成される前記二安
    定素子とを備えたＣＭＯＳスタティクメモリセルにおい
    て、前記トランジスタを接続するために用いる相互接続
    線を交差させないように、前記ＣＭＯＳスタティクメモ
    リセルの異なるトランジスタは電気的に相互接続されて
    いることを特徴とするＣＭＯＳスタティクメモリセル。
  2. （２）特許請求の範囲第１項記載のＣＭＯＳスタティク
    メモリセルにおいて、二安定素子のトランジスタは −第１及び第３のトランジスタのゲートを相互接続し、 −第２及び第４のトランジスタのゲートを相互接続し、 −第１及び第２のトランジスタのソースを相互に、かつ
    電源に接続し、 −第３及び第４のトランジスタのソースを接地し、 −第１のトランジスタのドレーンを第２のトランジスタ
    のゲートにのみ接続し、 −第２のトランジスタのドレーンを第１及び第３のトラ
    ンジスタのゲートに接続すると共に、第４のトランジス
    タのドレーンに接続し、 −第３のトランジスタのドレーンを二安定素子において
    第４のトランジスタのゲートにのみ接続するように電気
    的に相互接続されていることを特徴とするＣＭＯＳスタ
    ティクメモリセル。
  3. （３）特許請求の範囲第２項記載のＣＭＯＳスタティク
    メモリセルにおいて、第５及び第６のトランジスタのド
    レーンは第３のトランジスタのゲートと第４のトランジ
    スタのゲートとにそれぞれ接続されると共に、相互接続
    されている前記第５及び第６のトランジスタのゲートは
    セル選択信号を転送するのに用いられ、かつこれら第４
    及び第５のトランジスタのソースは記憶すべき、又は読
    み出すべき情報を転送するために用いられていることを
    特徴とするＣＭＯＳスタティクメモリセル。
JP14688085A 1984-07-05 1985-07-05 Ｃｍｏｓスタテイクメモリセル Pending JPS6126254A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8410674A FR2567301B1 (fr) 1984-07-05 1984-07-05 Cellule memoire statique cmos
FR8410674 1984-07-05

Publications (1)

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JPS6126254A true JPS6126254A (ja) 1986-02-05

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ID=9305825

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JP14688085A Pending JPS6126254A (ja) 1984-07-05 1985-07-05 Ｃｍｏｓスタテイクメモリセル

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7292063B2 (en) * 2005-05-02 2007-11-06 Lsi Corporation Method of interconnect for multi-slot metal-mask programmable relocatable function placed in an I/O region

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4075690A (en) * 1976-03-15 1978-02-21 Rca Corporation Write enhancement circuit
FR2511822A1 (fr) * 1981-08-21 1983-02-25 Thomson Csf Circuit logique bistable utilisant des transistors a effet de champ a faible tension de seuil et dispositif de memorisation comportant un tel circuit
DE3235880A1 (de) * 1982-09-28 1984-04-05 Siemens AG, 1000 Berlin und 8000 München Statische speicherzelle in zwei-kanal-technik
JPS604253A (ja) * 1983-06-23 1985-01-10 Nec Corp 半導体集積回路メモリ

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FR2567301B1 (fr) 1986-11-14
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