JPH10308460A

JPH10308460A - 半導体集積回路装置

Info

Publication number: JPH10308460A
Application number: JP9114525A
Authority: JP
Inventors: Shinichiro Wada; 真一郎和田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-05-02
Filing date: 1997-05-02
Publication date: 1998-11-17

Abstract

(57)【要約】【課題】ＳＲＡＭのメモリセルにおいて、メモリアク
セス時間の増加およびクロストークノイズを抑制するこ
とのできる技術を提供する。【解決手段】転送用ＭＩＳＦＥＴＱｔ₁のドレイン領
域に接続されるデータ線ＤＬを第２層目のメタル配線Ｍ
₂で構成し、転送用ＭＩＳＦＥＴＱｔ₂のドレイン領域
に接続されるデータ線バーＤＬを第３層目のメタル配線
Ｍ₃で構成することにより、データ線ＤＬ，バーＤＬの
抵抗値または線間容量を低減することができ、さらに、
データ線ＤＬ，バーＤＬを交差した列を一列おきに配置
することにより、データ線ＤＬ，バーＤＬが有するカッ
プリング容量を低減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＳＲＡＭ（Static Random Access Mem
ory)を有する半導体集積回路装置に適用して有効な技術
に関するものである。

【０００２】

【従来の技術】半導体記憶装置としてのＳＲＡＭは、ワ
ード線と一つの相補性データ線との交差部に、フリップ
フロップ回路と２個の転送用ＭＩＳＦＥＴ（Metal Insu
latorSemiconductor Field Effect Transistor)とで構
成されたメモリセルを備えている。

【０００３】ＳＲＡＭのメモリセルのフリップフロップ
回路は、情報蓄積部として構成され、１ビットの情報を
記憶する。このメモリセルのフリップフロップ回路は、
一例として一対のＣＭＯＳ（Complementary Metal Oxid
e Semiconductor)インバータで構成される。ＣＭＯＳイ
ンバータのそれぞれは、ｎチャネル型の駆動用ＭＩＳＦ
ＥＴとｐチャネル型の負荷用ＭＩＳＦＥＴとで構成され
る。また、転送用ＭＩＳＦＥＴはｎチャネル型で構成さ
れる。すなわち、このメモリセルは、６個のＭＩＳＦＥ
Ｔを使用した、いわゆる完全ＣＭＯＳ（Full Complemen
tary Metal Oxide Semiconductor）型で構成される。

【０００４】フリップフロップ回路を構成する一対のＣ
ＭＯＳインバータの相互の入出力端子間は、一対の配線
（以下、局所配線という）を介して交差結合される。一
方のＣＭＯＳインバータの入出力端子には、一方の転送
用ＭＩＳＦＥＴのソース領域が接続され、他方のＣＭＯ
Ｓインバータの入出力端子には、他方の転送用ＭＩＳＦ
ＥＴのソース領域が接続される。一方の転送用ＭＩＳＦ
ＥＴのドレイン領域には相補性データ線の一方が接続さ
れ、他方の転送用ＭＩＳＦＥＴのドレイン領域には相補
性データ線の他方が接続される。一対の転送用ＭＩＳＦ
ＥＴのそれぞれのゲート電極にはワード線が接続され、
このワード線によって転送用ＭＩＳＦＥＴの導通、非導
通が制御される。

【０００５】なお、完全ＣＭＯＳ型ＳＲＡＭについて
は、特開平６−３０２７８６号公報、特開平７−９９２
５５号公報、特開平８−１７９４４号公報などに記載が
ある。

【０００６】ところで、上記一対の相補性データ線は、
通常、図１３に示すように、第２層目のメタル配線Ｍ₂
によって構成されているが、ＳＲＡＭの大容量化が進む
に伴って、メモリセルの面積が縮小することから、相補
性データ線の線幅は細く、また、隣接する相補性データ
線間の距離は短くなっている。さらに、相補性データ線
はアレイ状に配列されたメモリセルの複数ビットに対し
て接続されるため、相補性データ線の長さは増加する傾
向にある。

【０００７】このため、メモリセルの微細化によって相
補性データ線の抵抗値および線間容量は増加し、相補性
データ線によって伝搬される信号の遅延時間は上記抵抗
値と上記線間容量との積に比例することから、メモリア
クセス時間が増加するという問題が生じている。

【０００８】メモリセルの微細化によって生じる他の問
題として、クロストークノイズの発生がある。これは、
あるメモリセルに接続された相補性データ線の電位が変
動すると、容量カップリングによって、このメモリセル
の相補性データ線に隣接する他のメモリセルに接続され
た相補性データ線の電位が変動し、影響を受けたメモリ
セルの情報が書き換えられる現象である。容量カップリ
ングは、電位が変動する相補性データ線とその影響を受
ける相補性データ線との間の容量に依存するため、クロ
ストークノイズの低減の点からも相補性データ線の線間
容量の低減は重要となっている。

【０００９】そこで、従来、メモリセルの微細化による
相補性データ線の抵抗値および線間容量の増加を抑制す
る一つの手段として、相補性データ線を構成する配線を
厚膜化する方法が採用されている。この方法によって、
相補性データ線の線幅を細くすることができるので、相
補性データ線の抵抗値の増加を抑えると同時に、隣接す
る相補性データ線間の距離を一定に保って相補性データ
線の線間容量の増加を抑えることができる。

【００１０】

【発明が解決しようとする課題】しかしながら、メモリ
セルの微細化が進むにつれて、相補性データ線を構成す
る配線を厚膜化する上記方法のみでは相補性データ線の
抵抗値の低減または線間容量の低減に対して十分な効果
が得られにくくなり、メモリアクセス時間またはクロス
トークノイズの目標仕様を満足することが難しくなって
いる。

【００１１】本発明の目的は、ＳＲＡＭのメモリセルに
おいて、メモリアクセス時間の増加を抑制することがで
きる技術を提供することにある。

【００１２】本発明の他の目的は、ＳＲＡＭのメモリセ
ルにおいて、クロストークノイズの発生を抑えることが
できる技術を提供することにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、（１）本発明の半導体集積回路装置は、駆動用ＭＩＳＦ
ＥＴおよび負荷用ＭＩＳＦＥＴからなる一対のＣＭＯＳ
インバータで構成されたフリップフロップ回路と、前記
フリップフロップ回路の一対の入出力端子に接続された
一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳ
ＲＡＭを有しており、前記メモリセルは一方の転送用Ｍ
ＩＳＦＥＴの一端に接続された相補性データ線と他方の
転送用ＭＩＳＦＥＴの一端に接続された相補性データ線
とからなる一対の相補性データ線を有し、一方の転送用
ＭＩＳＦＥＴの一端に接続された相補性データ線と前記
他方の転送用ＭＩＳＦＥＴの一端に接続された相補性デ
ータ線とは互いに異なる層の導電膜によって構成されて
いるものである。

【００１５】（２）本発明の半導体集積回路装置は、前
記（１）のＳＲＡＭにおいて、前記メモリセルがアレイ
状に配列されており、隣接する２つのメモリセルにおい
て、隣接する前記一方のメモリセルの転送用ＭＩＳＦＥ
Ｔの一端に接続された相補性データ線と前記他方のメモ
リセルの転送用ＭＩＳＦＥＴの一端に接続された相補性
データ線とは互いに異なる層の導電膜によって構成され
ているものである。

【００１６】（３）本発明の半導体集積回路装置は、前
記（１）のＳＲＡＭにおいて、前記一方の転送用ＭＩＳ
ＦＥＴの一端に接続された相補性データ線が上層に、前
記他方の転送用ＭＩＳＦＥＴの一端に接続された相補性
データ線が下層に配置されており、前記他方の転送用Ｍ
ＩＳＦＥＴの一端に接続された相補性データ線の上に、
前記一方の転送用ＭＩＳＦＥＴの一端に接続された相補
性データ線と同じ層で形成され、特定の固定電位が与え
られたダミーパターンが配置されているものである。

【００１７】（４）本発明の半導体集積回路装置は、前
記（１）のＳＲＡＭにおいて、前記メモリセルがアレイ
状に配列されており、前記一方の転送用ＭＩＳＦＥＴの
一端に接続された相補性データ線と前記他方の転送用Ｍ
ＩＳＦＥＴの一端に接続された相補性データ線が一定の
間隔で交差した列が、一列おきに配置されているもので
ある。

【００１８】上記した手段（１）および（２）によれ
ば、隣接する相補性データ線を互いに異なる層の導電膜
によって構成することにより、隣接する相補性データ線
間の距離が広くなるので、相補性データ線の線間容量を
低減することが可能となる、または相補性データ線の線
幅を太くすることによって相補性データ線の抵抗値を低
減することが可能となる。

【００１９】上記した手段（３）によれば、特定の固定
電位が与えられたダミーパターンを配置することによ
り、相補性データ線が有するカップリング容量を低減す
ることが可能となる。

【００２０】上記した手段（４）によれば、一方の転送
用ＭＩＳＦＥＴの一端に接続された相補性データ線と他
方の転送用ＭＩＳＦＥＴの一端に接続された相補性デー
タ線が交差した列を一列おきに配置することにより、あ
る相補性データ線とこれに隣接する他の相補性データ線
とが対向する距離が相補性データ線を交差しない場合の
約半分となることから、相補性データ線が有するカップ
リング容量を低減することが可能となる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２２】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。

【００２３】（実施の形態１）図１は本実施の形態のＳ
ＲＡＭのメモリセルの等価回路図である。図示のよう
に、本実施の形態のＳＲＡＭのメモリセルは、一対の相
補性データ線（データ線ＤＬ、データ線バーＤＬ）とワ
ード線ＷＬとの交差部に配置された一対の駆動用ＭＩＳ
ＦＥＴＱｄ₁,Ｑｄ₂、一対の負荷用ＭＩＳＦＥＴＱｐ₁,
Ｑｐ₂および一対の転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂で
構成されている。駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂およ
び転送用Ｑｔ₁,Ｑｔ₂はｎチャネル型で構成され、負荷
用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂はｐチャネル型で構成され
ている。すなわち、このメモリセルは、４個のｎチャネ
ル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴと
を使った完全ＣＭＯＳ型で構成されている。

【００２４】上記メモリセルを構成する６個のＭＩＳＦ
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ₁と負荷用ＭＩＳ
ＦＥＴＱｐ₁とはＣＭＯＳインバータ（ＩＮＶ₁)を構成
し、駆動用ＭＩＳＦＥＴＱｄ₂と負荷用ＭＩＳＦＥＴＱ
ｐ₂とはＣＭＯＳインバータ（ＩＮＶ₂)を構成してい
る。この一対のＣＭＯＳインバータ（ＩＮＶ₁,ＩＮＶ₂)
の相互の入出力端子（蓄積ノードＡ，Ｂ）間は、一対の
局所配線Ｌ₁,Ｌ₂を介して交差結合し、１ビットの情報
を記憶する情報蓄積部としてのフリップフロップ回路を
構成している。

【００２５】上記フリップフロップ回路の一方の入出力
端子（蓄積ノードＡ）は転送用ＭＩＳＦＥＴＱｔ₁のソ
ース領域に接続され、他方の入出力端子（蓄積ノード
Ｂ）は転送用ＭＩＳＦＥＴＱｔ₂のソース領域に接続さ
れている。転送用ＭＩＳＦＥＴＱｔ₁のドレイン領域は
データ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ₂の
ドレイン領域はデータ線バーＤＬに接続されている。

【００２６】また、フリップフロップ回路の一端（負荷
用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のそれぞれのソース領域）
は電源電圧（Ｖ_cc）に接続され、他端（駆動用ＭＩＳＦ
ＥＴＱｄ₁,Ｑｄ₂のそれぞれのソース領域）は基準電圧
（Ｖ_ss）に接続されている。電源電圧（Ｖ_cc）は、例え
ば５Ｖであり、基準電圧（Ｖ_ss）は、例えば０Ｖ（ＧＮ
Ｄ電圧）である。

【００２７】図２は、本発明の一実施の形態であるＳＲ
ＡＭのメモリセルアレイの一部（３×４ビット）の等価
回路図を示す。

【００２８】図示のように、全ての１ビットのメモリセ
ルのデータ線ＤＬとデータ線バーＤＬとは異なる層の配
線によって構成されている。例えば、メモリセルＭＣ₁
の転送用ＭＩＳＦＥＴＱｔ₁に接続されたデータ線ＤＬ
は第２層目のメタル配線Ｍ₂で構成され、転送用ＭＩＳ
ＦＥＴＱｔ₂に接続されたデータ線バーＤＬは第３層目
のメタル配線Ｍ₃で構成されている。

【００２９】また、全ての隣接するデータ線ＤＬとデー
タ線バーＤＬとは異なる層の配線によって構成されてい
る。例えば、メモリセルＭＣ₁の第３層目のメタル配線
Ｍ₃で構成されたデータ線バーＤＬに隣接するメモリセ
ルＭＣ₂のデータ線ＤＬは第２層目のメタル配線Ｍ₂で
構成され、メモリセルＭＣ₁の第２層目のメタル配線Ｍ
₂で構成されたデータ線ＤＬに隣接するメモリセルＭＣ
₃のデータ線バーＤＬは第３層目のメタル配線Ｍ₃で構
成されている。

【００３０】さらに、アレイ状に配列されたメモリセル
において、データ線ＤＬとデータ線バーＤＬは１×２ビ
ットのメモリセルごとに交差しており、交差する列は一
列おきに設けられている。

【００３１】同一列のメモリセルＭＣ₁,ＭＣ₄〜ＭＣ₆
のうち、１×２ビットのメモリセルＭＣ₁,ＭＣ₄のデー
タ線ＤＬは第２層目のメタル配線Ｍ₂で構成され、デー
タ線バーＤＬは第３層目のメタル配線Ｍ₃で構成され
る。また、１×２ビットのメモリセルＭＣ₅,ＭＣ₆のデ
ータ線ＤＬは第３層目のメタル配線Ｍ₃で構成され、デ
ータ線バーＤＬは第２層目のメタル配線Ｍ₂で構成され
る。

【００３２】しかし、メモリセルＭＣ₁,ＭＣ₄〜ＭＣ₆
のデータ線ＤＬとデータ線バーＤＬは交差せず、メモリ
セルＭＣ₁,ＭＣ₄のデータ線ＤＬを構成する第２層目の
メタル配線Ｍ₂とメモリセルＭＣ₅,ＭＣ₆のデータ線Ｄ
Ｌを構成する第３層目のメタル配線Ｍ₃、およびメモリ
セルＭＣ₁,ＭＣ₄のデータ線バーＤＬを構成する第３層
目のメタル配線Ｍ₃とメモリセルＭＣ₅,ＭＣ₆のデータ
線バーＤＬを構成する第２層目のメタル配線Ｍ₂とは、
それぞれスルーホールを通して接続されている。

【００３３】これに対して、メモリセルＭＣ₁,ＭＣ₄〜
ＭＣ₆に隣接する同一列のメモリセルＭＣ₂,ＭＣ₇〜Ｍ
Ｃ₉では、データ線ＤＬとデータ線バーＤＬが１×２ビ
ットのメモリセルごとに交差している。すなわち、メモ
リセルＭＣ₂,ＭＣ₇〜ＭＣ₉のデータ線ＤＬは第２層目
のメタル配線Ｍ₂で構成され、データ線バーＤＬは第３
層目のメタル配線Ｍ₃で構成されるが、１×２ビットの
メモリセルＭＣ₂,ＭＣ₇のデータ線ＤＬ，バーＤＬと１
×２ビットのメモリセルＭＣ₈,ＭＣ₉のデータ線ＤＬ，
バーＤＬが互いに交差している。

【００３４】なお、図３に示すように、同一列のメモリ
セルＭＣ₁,ＭＣ₄〜ＭＣ₆のデータ線ＤＬを第２層目の
メタル配線Ｍ₂で構成し、データ線バーＤＬを第３層目
のメタル配線Ｍ₃で構成してもよい。

【００３５】この場合、隣接するデータ線ＤＬとデータ
線バーＤＬとを異なる層の配線で構成するために、１×
２ビットのメモリセルＭＣ₁,ＭＣ₄に隣接する１×２ビ
ットのメモリセルＭＣ₂,ＭＣ₇のデータ線ＤＬは第２層
目のメタル配線Ｍ₂で構成され、データ線バーＤＬは第
３層目のメタル配線Ｍ₃で構成される。さらに、データ
線ＤＬとデータ線バーＤＬを交差させて、１×２ビット
のメモリセルＭＣ₅,ＭＣ₆に隣接する１×２ビットのメ
モリセルＭＣ₈,ＭＣ₉のデータ線バーＤＬは第２層目の
メタル配線Ｍ₂で構成され、データ線ＤＬは第３層目の
メタル配線Ｍ₃で構成される。

【００３６】なお、メモリセルＭＣ₂,ＭＣ₇のデータ線
ＤＬを構成する第２層目のメタル配線Ｍ₂とメモリセル
ＭＣ₈,ＭＣ₉のデータ線ＤＬを構成する第３層目のメタ
ル配線Ｍ₃、およびメモリセルＭＣ₂,ＭＣ₇のデータ線
バーＤＬを構成する第３層目のメタル配線Ｍ₃とメモリ
セルＭＣ₈,ＭＣ₉のデータ線バーＤＬを構成する第２層
目のメタル配線Ｍ₂とはスルーホールを通して接続され
ている。

【００３７】次に、上記メモリセルＭＣ₁の具体的な構
成を図４（メモリセルＭＣ₁を示す半導体基板の平面
図）、図５（図４のＡ−Ａ’線における配線構造を示す
半導体基板の断面図）および図６（図４のＢ−Ｂ’線に
おける配線構造を示す半導体基板の断面図）を用いて説
明する。なお、製造過程におけるメモリセルＭＣ₁を示
す半導体基板の平面図を図７および図８に示し、第２層
目のメタル配線Ｍ₂および第３層目のメタル配線Ｍ₃の
みの平面図をそれぞれ図９（ａ）および図９（ｂ）に示
す。

【００３８】図４〜図６に示すように、メモリセルを構
成する６個のＭＩＳＦＥＴは、ｐ⁻型の半導体基板１の
表面に設けられたフィールド絶縁膜２で周囲を囲まれた
活性領域に形成されている。ｎチャネル型で構成される
駆動用ＭＩＳＦＥＴＱｄ_１，Ｑｄ₂および転送用ＭＩＳ
ＦＥＴＱｔ₁,Ｑｔ₂のそれぞれはｐ型ウエル３の活性領
域に形成され、ｐチャネル型で構成される負荷用ＭＩＳ
ＦＥＴＱｐ₁,Ｑｐ₂はｎ型ウエル（図示せず）の活性領
域に形成されている。ｐ型ウエル３、ｎ型ウエルのそれ
ぞれは、半導体基板１上に形成されたｐ型エピタキシャ
ルシリコン層４の主面に形成されている。

【００３９】フリップフロップ回路の一方のＣＭＯＳイ
ンバータを構成する駆動用ＭＩＳＦＥＴＱｄ₁と負荷用
ＭＩＳＦＥＴＱｐ₁は、共通のゲート電極ＦＧ₁を有し
ており、他方のＣＭＯＳインバータを構成する駆動用Ｍ
ＩＳＦＥＴＱｄ₂と負荷用ＭＩＳＦＥＴＱｐ₂は、共通
のゲート電極ＦＧ₂を有している（図７）。

【００４０】これらゲート電極ＦＧ₁,ＦＧ₂は、多結晶
シリコン膜と高融点金属シリサイド膜とを積層したポリ
サイド膜５で構成され、酸化シリコン膜で構成されたゲ
ート絶縁膜（図示せず）の上に形成されている。

【００４１】上記駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のそ
れぞれのソース領域、ドレイン領域は、ｐ型ウエル３の
活性領域に形成されたｎ型半導体領域６で構成されてい
る。また、上記負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のそれ
ぞれのソース領域、ドレイン領域は、ｎ型ウエルの活性
領域に形成されたｐ型半導体領域（図示せず）で構成さ
れている。

【００４２】転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂は、ワー
ド線ＷＬと一体に構成されたゲート電極ＦＧ₃を有して
いる。このゲート電極ＦＧ₃(ワード線ＷＬ）は、上記ゲ
ート電極ＦＧ₁,ＦＧ₂と同じポリサイド膜５で構成さ
れ、ゲート絶縁膜の上に形成されている。なお、ゲート
電極ＦＧ₁,ＦＧ₂およびゲート電極ＦＧ₃(ワード線Ｗ
Ｌ）を構成するポリサイド膜５の下部の多結晶シリコン
膜には、ｎ型の不純物（例えばリン）が導入されてい
る。

【００４３】上記転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のそ
れぞれのソース領域、ドレイン領域は、ｐ型ウエル３の
活性領域に形成されたｎ型半導体領域６で構成されてい
る。

【００４４】なお、図示はしないが、駆動用ＭＩＳＦＥ
ＴＱｄ₁,Ｑｄ₂、負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂およ
び転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のそれぞれのソース
領域、ドレイン領域の上部には、低抵抗化のためのメタ
ルシリサイド膜が形成されている。メタルシリサイド膜
は、例えばチタンシリサイド（ＴｉＳｉ₂)膜で構成され
ている。

【００４５】駆動用ＭＩＳＦＥＴＱｄ₁と負荷用ＭＩＳ
ＦＥＴＱｐ₁の共通のゲート電極ＦＧ₁は、このゲート
電極ＦＧ₁と第１層目のメタル配線Ｍ₁によって構成さ
れる局所配線Ｌ₂とを接続するための引き出し電極を有
しており、駆動用ＭＩＳＦＥＴＱｄ₂と負荷用ＭＩＳＦ
ＥＴＱｐ₂の共通のゲート電極ＦＧ₂は、このゲート電
極ＦＧ₂と第１層目のメタル配線Ｍ₁によって構成され
る局所配線Ｌ₁とを接続するための引き出し電極を有し
ている。

【００４６】駆動用ＭＩＳＦＥＴＱｄ₁と負荷用ＭＩＳ
ＦＥＴＱｐ₁の共通のゲート電極ＦＧ₁、駆動用ＭＩＳ
ＦＥＴＱｄ₂と負荷用ＭＩＳＦＥＴＱｐ₂の共通のゲー
ト電極ＦＧ₂および転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂の
ゲート電極ＦＧ₃(ワード線ＷＬ）の上層には第１層目の
層間絶縁膜７が形成されている。この第１層目の層間絶
縁膜７上には第１層目のメタル配線Ｍ₁が形成されてお
り、第１層目のメタル配線Ｍ₁によって局所配線Ｌ₁,Ｌ
₂は構成されている（図８）。第１層目の層間絶縁膜７
は、例えば酸化シリコン膜とＢＰＳＧ（Boron Phospo S
ilicate Glass)膜との積層膜で構成され、第１層目のメ
タル配線Ｍ₁は、例えばタングステン（Ｗ）膜で構成さ
れている。

【００４７】局所配線Ｌ₁は第１層目の層間絶縁膜７に
開孔されたコンタクトホール８ａを通じて、駆動用ＭＩ
ＳＦＥＴＱｄ₁および負荷用ＭＩＳＦＥＴＱｐ₁のそれ
ぞれのドレイン領域、ならびに駆動用ＭＩＳＦＥＴＱｄ
₂と負荷用ＭＩＳＦＥＴＱｐ₂の共通のゲート電極ＦＧ
₂に接続されている。同様に、局所配線Ｌ₂は第１層目
の層間絶縁膜７に開孔されたコンタクトホール８ｂを通
じて、駆動用ＭＩＳＦＥＴＱｄ₂および負荷用ＭＩＳＦ
ＥＴＱｐ₂のそれぞれのドレイン領域、ならびに駆動用
ＭＩＳＦＥＴＱｄ₁と負荷用ＭＩＳＦＥＴＱｐ₁の共通
のゲート電極ＦＧ₁に接続されている。

【００４８】従って、上記第１層目の層間絶縁膜７上に
形成される第１層目のメタル配線Ｍ₁によって、駆動用
ＭＩＳＦＥＴＱｄ₁のドレイン領域、負荷用ＭＩＳＦＥ
ＴＱｐ₁のドレイン領域、駆動用ＭＩＳＦＥＴＱｄ₂と
負荷用ＭＩＳＦＥＴＱｐ₂の共通のゲート電極ＦＧ₂お
よび転送用ＭＩＳＦＥＴＱｔ₁のソース領域が電気的に
接続される。

【００４９】同様に、第１層目のメタル配線Ｍ₁によっ
て、駆動用ＭＩＳＦＥＴＱｄ₂のドレイン領域、負荷用
ＭＩＳＦＥＴＱｐ₂のドレイン領域、駆動用ＭＩＳＦＥ
ＴＱｄ₁と負荷用ＭＩＳＦＥＴＱｐ₁の共通のゲート電
極ＦＧ₁および転送用ＭＩＳＦＥＴＱｔ₂のソース領域
が電気的に接続される。

【００５０】さらに、第１層目のメタル配線Ｍ₁は、第
１層目の層間絶縁膜７に開孔されたコンタクトホール８
ｃを通じて、駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のそれぞ
れのソース領域を接続し、負荷用ＭＩＳＦＥＴＱｐ₁,Ｑ
ｐ₂のそれぞれのソース領域を接続している。また、第
１層目のメタル配線Ｍ₁は、第１層目の層間絶縁膜７に
開孔されたコンタクトホール８ｄを通して、転送用ＭＩ
ＳＦＥＴＱｔ₁,Ｑｔ₂のそれぞれのドレイン領域に接続
されている。

【００５１】上記第１層目のメタル配線Ｍ₁の上層には
第２層目の層間絶縁膜９が形成され、この第２層目の層
間絶縁膜９上には第２層目のメタル配線Ｍ₂が形成され
ている。第２層目の層間絶縁膜９は、例えば酸化シリコ
ン膜とＢＰＳＧ膜との積層膜で構成され、第２層目のメ
タル配線Ｍ₂は、例えばＷ膜で構成されている。

【００５２】上記第２層目のメタル配線Ｍ₂は、データ
線ＤＬを構成しており、第２層目の層間絶縁膜９に開孔
された第１のスルーホール１０を通じて、転送用ＭＩＳ
ＦＥＴＱｔ₁のドレイン領域上に配置された第１層目の
メタル配線Ｍ₁に接続されている。また、第２層目のメ
タル配線Ｍ₂は、パッド電極ＰＭを構成しており、第２
層目の層間絶縁膜９に開孔された第１のスルーホール１
０を通じて、転送用ＭＩＳＦＥＴＱｔ₂のドレイン領域
上に配置された第１層目のメタル配線Ｍ₁に接続されて
いる。

【００５３】さらに、第２層目のメタル配線Ｍ₂は、基
準電圧線（Ｖ_SS）を構成しており、図には示さないが、
第２層目の層間絶縁膜９に開孔された第１のスルーホー
ルを通じて駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のそれぞれ
のソース領域を接続した第１層目のメタル配線Ｍ₁に接
続されている。さらに、第２層目のメタル配線Ｍ₂は、
電源電圧線（Ｖ_cc）を構成しており、図には示さない
が、第２層目の層間絶縁膜９に開孔された第１のスルー
ホールを通じて負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のそれ
ぞれのソース領域を接続した第１層目のメタル配線Ｍ₁
に接続されている。

【００５４】上記第２層目のメタル配線Ｍ₂の上層には
第３層目の層間絶縁膜１１が形成され、この第３層目の
層間絶縁膜１１上には第３層目のメタル配線Ｍ₃が形成
されている。第３層目の層間絶縁膜１１は、例えば酸化
シリコン膜、ＳＯＧ（Spin On Glass)および酸化シリコ
ン膜の積層膜で構成され、第３層目のメタル配線Ｍ
₃は、例えばアルミニウム（Ａｌ）合金膜で構成されて
いる。

【００５５】上記第３層目のメタル配線Ｍ₃は、データ
線バーＤＬを構成しており、第３層目の層間絶縁膜１１
に開孔された第２のスルーホール１２を通じて、転送用
ＭＩＳＦＥＴＱｔ₂のドレイン領域上に配置されたパッ
ド電極ＰＭに接続されている。

【００５６】次に、上記のように構成された本実施の形
態のメモリセルの製造方法を説明する。

【００５７】まず、ｐ^-型単結晶シリコンからなる半導
体基板１の上にｐ型のエピタキシャルシリコン層４を成
長させた後、半導体基板１の主面上にフィールド絶縁膜
２を形成する。続いて、周知の方法で、半導体基板１に
ｐ型ウエル３およびｎ型ウエルを形成する。次に、フィ
ールド絶縁膜２で囲まれたｐ型ウエル３およびｎ型ウエ
ルのそれぞれの主面に薄い酸化シリコン膜で構成された
ゲート絶縁膜を形成する。

【００５８】次に、駆動用ＭＩＳＦＥＴＱｄ₁と負荷用
ＭＩＳＦＥＴＱｐ₁の共通のゲート電極ＦＧ₁、駆動用
ＭＩＳＦＥＴＱｄ₂と負荷用ＭＩＳＦＥＴＱｐ₂の共通
のゲート電極ＦＧ₂および転送用ＭＩＳＦＥＴＱｔ₁,Ｑ
ｔ₂のゲート電極ＦＧ₃(ワード線ＷＬ）を形成する。

【００５９】上記ゲート電極ＦＧ₁,ＦＧ₂およびゲート
電極ＦＧ₃(ワード線ＷＬ）は、半導体基板１の全面にＣ
ＶＤ法でリンが導入された多結晶シリコン膜、タングス
テンシリサイド（ＷＳｉ₂)膜および酸化シリコン膜を順
次堆積した後、フォトレジストのパターン（レジストパ
ターン）をマスクにしたドライエッチングで、酸化シリ
コン膜、多結晶シリコン膜およびＷＳｉ₂膜を順次加工
することによって形成される。

【００６０】次に、レジストパターンをマスクにしたイ
オン注入によりｐ型ウエル３にｎ型不純物（Ｐ、Ａｓ）
を、ｎ型ウエルにｐ型不純物（ＢＦ₂)を導入する。その
後、半導体基板１の全面にＣＶＤ（Chemical Vapor Dep
osition)法で堆積した酸化シリコン膜をＲＩＥ（Reacti
ve Ion Etching）によってパターニングして、駆動用Ｍ
ＩＳＦＥＴＱｄ₁と負荷用ＭＩＳＦＥＴＱｐ₁の共通の
ゲート電極ＦＧ₁、駆動用ＭＩＳＦＥＴＱｄ₂と負荷用
ＭＩＳＦＥＴＱｐ₂の共通のゲート電極ＦＧ_２および転
送用ＭＩＳＦＥＴＱｔ_１，Ｑｔ₂のゲート電極ＦＧ₃(ワ
ード線ＷＬ）のそれぞれの側壁にサイドウォールスペー
サを形成する。次いで、レジストパターンをマスクにし
たイオン注入によりｐ型ウエル３にｎ型不純物（Ｐ、Ａ
ｓ）を、ｎ型ウエル４にｐ型不純物（ＢＦ₂)を導入す
る。

【００６１】次に、上記ｎ型不純物およびｐ型不純物を
熱拡散して、ｐ型ウエル３の主面に駆動用ＭＩＳＦＥＴ
Ｑｄ₁,Ｑｄ₂および転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂の
それぞれのソース領域、ドレイン領域（ｎ型半導体領域
６）を形成し、ｎ型ウエルの主面に負荷用ＭＩＳＦＥＴ
Ｑｐ₁,Ｑｐ₂のそれぞれのソース領域、ドレイン領域を
形成する。

【００６２】次いで、駆動用ＭＩＳＦＥＴＱｄ₁,Ｑ
ｄ₂、負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂および転送用Ｍ
ＩＳＦＥＴＱｔ₁,Ｑｔ₂のそれぞれのソース領域、ドレ
イン領域の表面に自己整合法によってメタルシリサイド
膜、例えばＴｉＳｉ₂膜を形成する。

【００６３】次に、半導体基板１の全面に第１層目の層
間絶縁膜７を堆積する。この第１層目の層間絶縁膜７
は、例えば酸化シリコン膜とＢＰＳＧ膜との積層膜で構
成されている。

【００６４】その後、第１層目の層間絶縁膜７上に形成
したレジストパターンをマスクにして、第１層目の層間
絶縁膜７をエッチングする。これによって、駆動用ＭＩ
ＳＦＥＴＱｄ₁のドレイン領域上、負荷用ＭＩＳＦＥＴ
Ｑｐ₁のドレイン領域上および駆動用ＭＩＳＦＥＴＱｄ
₂と負荷用ＭＩＳＦＥＴＱｐ₂の共通のゲート電極ＦＧ
₂上にコンタクトホール８ａを形成する。

【００６５】同様に、駆動用ＭＩＳＦＥＴＱｄ₂のドレ
イン領域上、負荷用ＭＩＳＦＥＴＱｐ₂のドレイン領域
上および駆動用ＭＩＳＦＥＴＱｄ₁と負荷用ＭＩＳＦＥ
ＴＱｐ₁の共通のゲート電極ＦＧ₁上にコンタクトホー
ル８ｂを形成する。

【００６６】さらに、駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂
のそれぞれのソース領域上および負荷用ＭＩＳＦＥＴＱ
ｐ₁,Ｑｐ₂のそれぞれのソース領域上にコンタクトホー
ル８ｃを形成し、さらに、転送用ＭＩＳＦＥＴＱｔ₁,Ｑ
ｔ₂のそれぞれのドレイン領域上にコンタクトホール８
ｄを形成する。

【００６７】次に、半導体基板１の全面に第１層目の配
線材を堆積する。この配線材は金属膜によって構成され
ており、例えばＷ膜である。次に、レジストパターンを
マスクにしたドライエッチングでこの配線材をパターニ
ングして、第１層目のメタル配線Ｍ₁を形成する。これ
によって、駆動用ＭＩＳＦＥＴＱｄ₁のドレイン領域、
負荷用ＭＩＳＦＥＴＱｐ₁のドレイン領域、駆動用ＭＩ
ＳＦＥＴＱｄ₂と負荷用ＭＩＳＦＥＴＱｐ₂の共通のゲ
ート電極ＦＧ₂を接続する局部配線Ｌ₁が形成される。

【００６８】同様に、駆動用ＭＩＳＦＥＴＱｄ₂のドレ
イン領域、負荷用ＭＩＳＦＥＴＱｐ₂のドレイン領域、
駆動用ＭＩＳＦＥＴＱｄ₁と負荷用ＭＩＳＦＥＴＱｐ₁
の共通のゲート電極ＦＧ₁を接続する局部配線Ｌ₂が形
成される。

【００６９】さらに、駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂
のそれぞれのソース領域を接続する第１層目のメタル配
線Ｍ₁、および負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のそれ
ぞれのソース領域を接続する第１層目のメタル配線Ｍ₁
を形成し、さらに、転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂の
それぞれのドレイン領域上に形成されたコンタクトホー
ル８ｄ内にも第１層目のメタル配線Ｍ₁を形成する。

【００７０】次に、半導体基板１の全面に第２層目の層
間絶縁膜９を堆積する。この第２層目の層間絶縁膜９
は、例えば酸化シリコン膜とＢＰＳＧ膜との積層膜で構
成されている。

【００７１】その後、第２層目の層間絶縁膜９上に形成
したレジストパターンをマスクにして、第２層目の層間
絶縁膜９をエッチングする。これによって、転送用ＭＩ
ＳＦＥＴＱｔ₁,Ｑｔ₂のそれぞれのドレイン領域に設け
られた第１層目のメタル配線Ｍ₁上に第１のスルーホー
ル１０を形成する。

【００７２】次に、半導体基板１の全面に第２層目の配
線材を堆積する。この配線材は金属膜によって構成され
ており、例えばＷ膜である。次に、レジストパターンを
マスクにしたドライエッチングでこの配線材をパターニ
ングして、第２層目のメタル配線Ｍ₂を形成する。これ
によって、転送用ＭＩＳＦＥＴＱｔ₁のドレイン領域に
第１層目のメタル配線Ｍ₁を介して接続されるデータ線
ＤＬが形成され、転送用ＭＩＳＦＥＴＱｔ₂のドレイン
領域に第１層目のメタル配線Ｍ₁を介して接続されるパ
ッド電極ＰＭが形成される。

【００７３】次に、半導体基板１の全面に第３層目の層
間絶縁膜１１を堆積する。この第２層目の層間絶縁膜１
１は、例えば酸化シリコン膜、ＳＯＧ膜および酸化シリ
コン膜を順次堆積した積層膜で構成されている。

【００７４】その後、第３層目の層間絶縁膜１１上に形
成したレジストパターンをマスクにして、第３層目の層
間絶縁膜１１をエッチングする。これによって、転送用
ＭＩＳＦＥＴＱｔ₂のドレイン領域の上方に形成された
パッド電極ＰＭ上に第２のスルーホール１２を形成す
る。

【００７５】次に、半導体基板１の全面に第３層目の配
線材を堆積する。この配線材は金属膜によって構成され
ており、例えばＡｌ合金膜である。次に、レジストパタ
ーンをマスクにしたドライエッチングでこの配線材をパ
ターニングして、第３層目のメタル配線Ｍ₃を形成す
る。これによって、転送用ＭＩＳＦＥＴＱｔ₂のドレイ
ン領域に第１層目のメタル配線Ｍ₁およびパッド電極Ｐ
Ｍを介して接続されるデータ線バーＤＬが形成される。

【００７６】最後に、第３層目のメタル配線Ｍ₃上にフ
ァイナルパッシベーション膜を堆積することにより、本
実施の形態のメモリセルが完成する。

【００７７】このように、本実施の形態１によれば、転
送用ＭＩＳＦＥＴＱｔ₁のドレイン領域に接続されるデ
ータ線ＤＬは第２層目のメタル配線Ｍ₂で構成され、転
送用ＭＩＳＦＥＴＱｔ₂のドレイン領域に接続されるデ
ータ線バーＤＬは第３層目のメタル配線Ｍ₃で構成され
る。さらに、図９（ａ),（ｂ）に示すように、第３層目
のメタル配線Ｍ₃で構成されたデータ線バーＤＬの真下
には、パッド電極ＰＭを構成する第２層目のメタル配線
Ｍ₂以外には、第２層目のメタル配線Ｍ₂は存在しな
い。

【００７８】従って、データ線ＤＬとデータ線バーＤＬ
間の距離が広がるので、データ線ＤＬ，バーＤＬの線間
容量を低減することが可能となる。または、データ線Ｄ
Ｌ，バーＤＬの線幅を太くすることによってデータ線Ｄ
Ｌ，バーＤＬの抵抗値を低減することが可能となる。さ
らに、データ線ＤＬ，バーＤＬが一定の間隔で交差した
列を一列おきに配置することにより、データ線ＤＬ，バ
ーＤＬが有するカップリング容量を低減することができ
る。

【００７９】（実施の形態２）本発明の他の実施の形態
であるＳＲＡＭのメモリセルの第２層目のメタル配線Ｍ
₂および第３層目のメタル配線Ｍ₃の平面図をそれぞれ
図１０（ａ）および図１０（ｂ）に示す。

【００８０】なお、本実施の形態２におけるメモリセル
アレイの構造は前記実施の形態１の図２に示した構造と
同じであり、駆動用ＭＩＳＦＥＴＱｔ₁のドレイン領域
に第１層目のメタル配線Ｍ₁を介して接続されたデータ
線ＤＬを構成する第２層目のメタル配線Ｍ₂、および駆
動用ＭＩＳＦＥＴＱｔ₂のドレイン領域に第１層目のメ
タル配線Ｍ₁およびパッド電極ＰＭを介して接続された
データ線バーＤＬを構成する第３層目のメタル配線Ｍ₃
の形状のみが異なる。

【００８１】すなわち、本実施の形態２では、メモリセ
ルＭＣ₁のデータ線ＤＬを構成する第２層目のメタル配
線Ｍ₂が、パッド電極ＰＭを構成する第２層目のメタル
配線Ｍ₂と電気的に短絡しないように、データ線ＤＬを
構成する第２層目のメタル配線Ｍ₂の一部分の線幅が太
く加工されている。

【００８２】同様に、メモリセルＭＣ₁のデータ線バー
ＤＬを構成する第３層目のメタル配線Ｍ₃が、隣接する
メモリセルのデータ線バーＤＬを構成する第３層目のメ
タル配線Ｍ₃と電気的に短絡しないように、データ線バ
ーＤＬを構成する第３層目のメタル配線Ｍ₃の一部分の
線幅が太く加工されている。

【００８３】このように、本実施の形態２によれば、デ
ータ線ＤＬを構成する第２層目のメタル配線Ｍ₂および
データ線バーＤＬを構成する第３層目のメタル配線Ｍ₃
の一部分の線幅を太くすることによって、データ線Ｄ
Ｌ，バーＤＬの抵抗値を低減することが可能となる。

【００８４】（実施の形態３）本発明の他の実施の形態
であるＳＲＡＭのメモリセルの配線構造を示す半導体基
板の断面図を図１１に示し、第３層目のメタル配線Ｍ₃
の平面図を図１２に示す。

【００８５】なお、図１１に示した断面図は、前記実施
の形態１で示した図３のメモリセルのＢ−Ｂ’線と同じ
位置での断面図である。また、本実施の形態３における
メモリセルアレイの構造は前記実施の形態１の図２に示
した構造と同じであり、第３層目のメタル配線Ｍ₃のレ
イアウトのみが異なる。

【００８６】すなわち、第３層目のメタル配線Ｍ₃で構
成されるデータ線バーＤＬが配置されており、このデー
タ線バーＤＬ間に第３層目のメタル配線Ｍ₃で構成され
るダミーパターン１３が配置されている。ダミーパター
ン１３はデータ線バーＤＬと電気的に絶縁され、特定の
固定電位が与えられている。

【００８７】このように、本実施の形態３によれば、ダ
ミーパターン１３をデータ線バーＤＬ間に設けることに
よって、データ線ＤＬ，バーＤＬが有するカップリング
容量を低減し、さらに、データ線ＤＬ，バーＤＬのノイ
ズを低減することが可能となる。

【００８８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００８９】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００９０】本発明によれば、ＳＲＡＭのメモリセルに
おいて、相補性データ線の抵抗値または線間容量を低減
することが可能となるので、メモリアクセス時間の増加
を抑制することができる。

【００９１】また、本発明によれば、相補性データ線の
カップリング容量を低減することが可能となるので、相
補性データ線のクロストークノイズを抑制することがで
き、これによってメモリ情報の書き換え不良に対するマ
ージンを向上することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態のＳＲＡＭのメモリセル
の等価回路図である。

【図２】本発明の一実施の形態であるＳＲＡＭのメモリ
セルアレイの等価回路図である。

【図３】本発明の一実施の形態であるＳＲＡＭのメモリ
セルアレイの等価回路図である。

【図４】本発明の一実施の形態であるＳＲＡＭのメモリ
セルのパターンレイアウトを示す要部平面図である。

【図５】本発明の一実施の形態であるＳＲＡＭのメモリ
セルの配線構造を示す図４のＡ−Ａ’線における半導体
基板の要部断面図である。

【図６】本発明の一実施の形態であるＳＲＡＭのメモリ
セルの配線構造を示す図４のＢ−Ｂ’線における半導体
基板の要部断面図である。

【図７】本発明の一実施の形態であるＳＲＡＭのメモリ
セルのパターンレイアウトを示す要部平面図である。

【図８】本発明の一実施の形態であるＳＲＡＭのメモリ
セルのパターンレイアウトを示す要部平面図である。

【図９】（ａ）は本発明の一実施の形態であるＳＲＡＭ
のメモリセルの第２層目のメタル配線を示す要部平面図
であり、（ｂ）は第３層目のメタル配線を示す要部平面
図である。

【図１０】（ａ）は本発明の他の実施の形態であるＳＲ
ＡＭのメモリセルの第２層目のメタル配線を示す要部平
面図であり、（ｂ）は第３層目のメタル配線を示す要部
平面図である。

【図１１】本発明の他の実施の形態であるＳＲＡＭのメ
モリセルの配線構造を示す半導体基板の要部断面図であ
る。

【図１２】本発明の他の実施の形態であるＳＲＡＭのメ
モリセルの第３層目のメタル配線を示す要部平面図であ
る。

【図１３】従来のＳＲＡＭのメモリセルアレイの等価回
路図である。

【符号の説明】

１半導体基板２フィールド絶縁膜３ｐ型ウエル４ｐ型エピタキシャルシリコン層５ポリサイド膜６ｎ型半導体領域７第１層目の層間絶縁膜８ａコンタクトホール８ｂコンタクトホール８ｃコンタクトホール８ｄコンタクトホール９第２層目の層間絶縁膜１０第１のスルーホール１１第３層目の層間絶縁膜１２第２のスルーホール１３ダミーパターンＦＧ₁〜ＦＧ₃ ゲート電極Ｌ₁,Ｌ₂ 局所配線ＤＬ，バーＤＬデータ線Ｑｄ₁,Ｑｄ₂ 駆動用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂ 負荷用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂ 転送用ＭＩＳＦＥＴＷＬワード線Ａ，Ｂ蓄積ノードＶ_cc 電源電圧Ｖ_ss 基準電圧ＩＮＶ₁,ＩＮＶ₂ ＣＭＯＳインバータＭ₁ 第１層目のメタル配線Ｍ₂ 第２層目のメタル配線Ｍ₃ 第３層目のメタル配線ＭＣ₁〜ＭＣ₉ メモリセルＰＭパッド電極

Claims

【特許請求の範囲】

【請求項１】駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳ
ＦＥＴからなる一対のＣＭＯＳインバータで構成された
フリップフロップ回路と、前記フリップフロップ回路の
一対の入出力端子に接続された一対の転送用ＭＩＳＦＥ
Ｔとでメモリセルを構成したＳＲＡＭを有する半導体集
積回路装置であって、前記メモリセルは一方の転送用Ｍ
ＩＳＦＥＴの一端に接続された相補性データ線と他方の
転送用ＭＩＳＦＥＴの一端に接続された相補性データ線
とからなる一対の相補性データ線を有し、前記一方の転
送用ＭＩＳＦＥＴの一端に接続された相補性データ線と
前記他方の転送用ＭＩＳＦＥＴの一端に接続された相補
性データ線とは互いに異なる層の導電膜によって構成さ
れていることを特徴とする半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置にお
いて、前記メモリセルがアレイ状に配列されており、隣
接する２つの前記メモリセルにおいて、隣接する前記一
方のメモリセルの転送用ＭＩＳＦＥＴの一端に接続され
た相補性データ線と前記他方のメモリセルの転送用ＭＩ
ＳＦＥＴの一端に接続された相補性データ線とは互いに
異なる層の導電膜によって構成されていることを特徴と
する半導体集積回路装置。
【請求項３】請求項１記載の半導体集積回路装置にお
いて、前記一方の転送用ＭＩＳＦＥＴの一端に接続され
た相補性データ線が上層に、前記他方の転送用ＭＩＳＦ
ＥＴの一端に接続された相補性データ線が下層に配置さ
れており、前記他方の転送用ＭＩＳＦＥＴの一端に接続
された相補性データ線の上に、前記一方の転送用ＭＩＳ
ＦＥＴの一端に接続された相補性データ線と同じ層で形
成され、特定の固定電位が与えられたダミーパターンが
配置されていることを特徴とする半導体集積回路装置。
【請求項４】請求項１記載の半導体集積回路装置にお
いて、前記メモリセルがアレイ状に配列されており、前
記一方の転送用ＭＩＳＦＥＴの一端に接続された相補性
データ線と前記他方の転送用ＭＩＳＦＥＴの一端に接続
された相補性データ線が一定の間隔で交差した列が、一
列おきに配置されていることを特徴とする半導体集積回
路装置。
【請求項５】請求項１記載の半導体集積回路装置にお
いて、前記一方の転送用ＭＩＳＦＥＴの一端に接続され
た相補性データ線の一部分の幅および前記他方の転送用
ＭＩＳＦＥＴの一端に接続された相補性データ線の一部
分の幅が、それぞれ他の部分の幅よりも太いことを特徴
とする半導体集積回路装置。
【請求項６】請求項１記載の半導体集積回路装置にお
いて、半導体基板の主面上に形成した第１導電膜で前記
駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴおよび前
記転送用ＭＩＳＦＥＴのそれぞれのゲート電極を形成
し、前記第１導電膜の上層に形成した第２導電膜で前記
一対のＣＭＯＳインバータの相互の入出力端子間を接続
する一対の局所配線を形成し、前記第２導電膜の上層に
形成した第３導電膜で前記一方の転送用ＭＩＳＦＥＴの
一端に接続された相補性データ線を形成し、前記第３導
電膜の上層に形成した第４導電膜で前記他方の転送用Ｍ
ＩＳＦＥＴの一端に接続された相補性データ線を形成す
ることを特徴とする半導体集積回路装置。
【請求項７】請求項１記載の半導体集積回路装置にお
いて、前記一方の転送用ＭＩＳＦＥＴの一端に接続され
た相補性データ線と前記他方の転送用ＭＩＳＦＥＴの一
端に接続された相補性データ線は低抵抗金属膜によって
構成されていることを特徴とする半導体集積回路装置。
【請求項８】請求項７記載の半導体集積回路装置にお
いて、前記低抵抗金属膜はタングステン膜、アルミニウ
ム合金膜または銅膜であることを特徴とする半導体集積
回路装置。