JPS61264432A - シ−ケンス演算制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ発明の技術分野］ 本発明は、ビット演算部（以下、ＳＱＣと略す）と、ワ
ード演算部（以下、　ｃｐｕと略す）を備えたシーケン
ス演算制御装置に関する。

［発明の技術的背景とその問題点コ 近年、マイグロプロセッサの小型化、低価格化、高性能
化が進み、これを利用したシーケンス演算制御装置が数
多く発電プラントに適用されるようになってきている。

一方１発電プラントに適用されるこれらのシーケンス演
算制御装置は処理する発電プラントの情報量が増加し、
その演算機能の高速化、高性能化がますます要求される
ようになってきている。

一般に、シーケンス演算制御装置は発電プラントの制御
装置の動作状態をビット情報として、取り込み、予めメ
モリに格納されたシーケンスプログラムに従いソフトウ
ェアによるビット演算を行なったり、タイマー処理、カ
ウンタ処理等を行なっている。

しかし、発電プラントの情報量が増加し、論理和（以下
、ＯＲと略す）、論理積（以下、ＡＮＤと略す）等のシ
ーケレス処理が増加すると、汎用のマイクロプロセッサ
のソフトウェアによるビット処理では。

演算時間が長くなり制御には適さないという不具合が生
じるようになり、ＯＲ、ＡＮＤ等のビット演算を行なう
ハードウェア処理によるＳｏＣが開発されている。

ここで、ＣＰＵとＳＱＣの処理分担は、ＳＯＣ・・−Ｏ
Ｒ，ＡＮＤ、排他論理和（以下、　ＸＯＲと略す）等の
ビットごとの演算処理 ＣＰＵ・・・タイマーオン・オフ処理、カウンタ処理等
のワード（１６ｂｉｔ）ごとの演算処理となる。

第３図はＣＰＵとＳＱＣで構成される従来のシーケンス
演算制御装置を、第４図は第３図の動作フローチャート
、第５図はメモリ内に格納されるシーケンスプログラム
の一例をそれぞれ示したものである。

第３図に示すように、従来のシーケンス演算制御装置は
ＣＰＵ１と５ＱＣ２およびメモリ３より構成され、各部
はアドレスバス４、データバス５、制御パス６により接
続される。

更に、ＣＰＵＩと５ＱＣ２の間はアドレスバス４、デー
タバス５をＣＰＵＩと５ＱＣ２が同時に使用することは
許されないため、５ＱＣ２よりＣＰＵ　１ヘアドレスバ
ス４．データバス５の受は渡しを要求するＨＯＬＤ信号
７を出す一方、ＣＰＵＩよりはＨＯＬＤ信号７によりア
ドレスバス４゜データバス５のあけ渡し完了を示すＨＯ
ＬＯＡ信号８を５ＱＣ２へ出すように構成されている。

５ＱＣ２は、　）ＩＯＬＤＡ信号８を受は取ると、ビッ
ト演算処理を開始する。また、　５ＱＣ２のビット演算
結果９はＣＰＵＩへ、　５ＱＣ２のステータスとして入
力されている。

第３図に示した従来のシーケンス演算制御装置の動作を
第４図に示した動作フローチャートを用いて説明すると
以下のようになる。

シーケンス演算制御装置の電源が投入され、ＣＰＵ１等
の初期設定処理（１００）が終了すると、ＣＰＵ１はメ
モリ３をアクセスしく１０１）、メモリ３内に予め格納
されたシーケンスプログラムを読み出し、ワード演算処
理命令か、５ＱＣ２が実行すべきビット演算処理命令か
の判定（１０２）を行なう。

もし、ＣＰＵＩが実行すべきワード演算処理命令であれ
ば、ｃｐｕｉはワード演算処理（１０３）を行ない。

処理（１０１）に戻ることになる６ 逆に、５ＱＣ２が実行すべきビット演算処理命令であれ
ば、ＣＰｔ１ｌは５ＣＩＣ２へ、５ＱＣ２が演算を開始
すべきアドレス等の設定（１０４）を行ない、ＣＰＵＩ
は５ＱＣ２へ起動処理要求（１０５７を出す。これによ
り、５ＱＣ２はＣＰＵＩヘホールド要求（１０６）、Ｃ
ＰＵＩホールド完了かの確認（１０７）を前記ＨＯＬＤ
信号７．ＨＯＬＤＡ信号８を介して行なう。

ｃｐｕｔがホールドしたことを確認すると、５ＱＣ２は
処理（１０４）でＣＰＵ１により指示されたアドレスに
従い、メモリ３をアクセス（１０８）　Ｌ、メモリ３内
に格納された命令がワード演算処理命令でないことを判
定（１０９）　Ｌ、ビット演算処理（１１０）を行ない
、処理（１０８）に戻る。

もし、ワード演算処理命令であれば、５ＱＣ２はＣＰＵ
Ｉに対するホールド要求を解除（１１１）する。このホ
ールド要求が解除されるとＣＰＵＩがワード演算処理を
実行することになる。ここで、　５ＱＣ２からＣＰＵＩ
への５ＱＣ２のビット演算結果の受は渡し処理（２００
）の効率がＣＰＵＩと５ＱＣ２とを含めた演算効率に関
係してくる。

５ＱＣ２からＣＰｔ１１への５ＱＣ２のビット演算結果
の受は渡し処理（２００）を説明すると次のようになる
。

ＣＰＵ　１のホールドが解除（１１１）されると、ＣＰ
ＵＩは５ＱＣ２のビット演算処理がメモリ３への書き込
み命令（以下、ＯＵＴ命令と略す）で終了したのか、タ
イマー処理等のワード演算処理命令を５ＱＣ２がフェッ
チしたため、ビット演算処理が終了したのかを判定（２
０１）　Ｌ、、０１ｌＴ命令で終了した場合はソフトウ
ェアに用意されているフリップフロップ（Ｆ／Ｆ）に高
レベルをセット（２０２）　Ｌ、ワード演算処理命令を
フェッチして終了した場合は、５ＱＣ２のビット演算結
果を前記フリップフロップにセット（２０３）　Ｉ、た
後に、ｃｐｕｉは処理（１０１）、　（１０２）　、　
（１０３）を実行していた。

５ＱＣ２からＣＰＵ１への５ＱＣ２のビット演算結果の
受け渡し処理（２００）で、上記の処理が要求される理
由を第４図に示したメモリ３内に格納されるシーケンス
プログラムの一例をとって説明すると次のようになる。

第４図はＡＮＤＩ、ＯＲＩ　ＯＵＴ命令１．ワード演算
処理１を実行し１次にＡＮＤ２．タイマーオン１．ＯＲ
２と直列に演算していく例を示している。

ＯＵＴ命令１が実行されると、それまでの５ＱＣ２の演
算結果はメモリ３に書き込まれるため、次のＣＰＵ　１
が実行するワード演算処理１は前処理の条件（ＳＱＣ２
のビット演算結果）に関係なく演算をすればよいことに
なる。即ち、　ｏｕｒ命令実行で５ＱＣ２よりｃｐｕ　
ｔのワード演算処理に抜けた場合は、　５ＱＣ２の演算
結果に関係なくワード演算処理を実行するようにソフト
ウェアに用意されているフリップフロップを「１」にセ
ットすればよい。

一方、タイマーオン１のワード演算処理は、前段のＡＮ
Ｄ２のビット演算結果に影響され、５ＱＣ２のＡＮＤ２
の演算結果をＣＰＵＩがタイマーオン１のワード演算処
理を実行するときに参照する必要がある。

このため、５ＱＣ２のＡＮＤ２の演算結果をソフトウェ
アに用意されているフリップフロップにセットする必要
があった。

このように、　５ＱＣ２からｃｐｕ　ｉへの５ＱＣ２の
ビット演算結果の受は渡し処理（２００）は、ｃｐｕｉ
が、　５ＱＣ２の最終の演算が０υ丁命令で終了したの
か、ワード演算処理命令をフェッチして終了したのかを
、メモリ３内で５ＱＣ２が実行したシーケンスプログラ
ムを確認して判定し、その後にソフトウェア処理により
ソフトウェアに用意されているフリップフロップを上記
のように設定する処理となる。

このため、　ＣＰＵＩと５ＱＣＺ間のビット演算結果の
受は渡し効率が低下することになり、ワード演算処理命
令とビット演算処理命令の組合せが多くなればなるほど
、　ＣＰＵＩと５ＱＣ２の間のビット演算結果の受は渡
し回数が多くなり、制御演算効率が著しく低下し、マイ
クロプロセッサにわざわざビット演算処理を行なうハー
ドウェアを設けた意味が無くなってしまう問題点があっ
た。

［発明の目的コ 本発明は、ＣＰＵへのＳＱＣの演算結果の受は渡し処理
の効率向上をはかり、高速なシーケンス演算を可能とし
たシーケンス制御演算装置を提供することを目的とする
。

［発明の概要コ このため、本発明はＳＱＣのビット演算結果を保持する
フリップフロップと、このフリップフロップの値をＣＰ
Ｕの指令によりＣＰＵへ出力するバッファ部とを設け、
　ＳＱＣが、メモリに対してＳＱＣのビット演算結果を
書き込み、ＳＱＣ処理が終了すると前記フリップフロッ
プの出力を高レベルにセットし。

バッファ部を介してＣＰＵへＳＱＣのビット演算状態を
伝えるようにしたことを特徴としている。

勿論、ＳＱＣがワード演算処理命令をフェッチしてＳＱ
Ｃ処理を終了した場合は、最後に実行したＳＱＣのビッ
ト演算結果を前記フリップフロップが保持してＣＰＵへ
伝えるようになっていることは言う迄もない。

［発明の実施例コ 以下、本発明の一実施例を図面を用いて説明する。

第１図は本発明の一実施例に係るシーケンス演算制御装
置のブロック図を示したものである。

第１図において、第３図と同一部分には同一記号を付し
、第１図と第３図の異なる点は以下の点である。

即ち、５ＱＣＩがワード演算処理命令をフェッチしＳＱ
Ｃ処理を終了したときは、最後に実行した５０Ｃ１のビ
ット演算結果９を５ｏｃｔよりの演算結果保持指令ａで
保持し、５ＱＣＩがＯＵＴ命令を実行してＳＱＣ処理を
終了したときは、５ＱＣＩよりの強制セット指令すによ
り出力を高レベルにセットされるフリップフロップ１０
と、このフリップフロップ１０の出力をＣＰ旧の出力指
令ＣによりＣＰＵＩへ出力するバッファ部１１が付加さ
れている点である。

第２図は、そのシーケンス演算制御装置における５ＱＣ
２からｃｐｕｉへの５ＱＣ２のビット演算結果の受は渡
し処理（３００）の動作フローチャートを示したもので
ある。この処理（３００）以外は第４図の処理（２００
）を除く処理と全く同じである。即ち、第１図のシーケ
ンス演算制御装置の動作フロートチャートは第４図に示
した動作フローチャートにおける処理（２００）の代り
に第２図に示す処理を置き換えたものに等しい。

第２＠において、５ＱＣ２がワード演算処理命令をメモ
リ３より読み出し、ＣＰＵＩへのホールド要求を解除す
ると（１１１）、ＣＰＵＩは第１図に示したバッファ部
１１に対して出力指令ｃ（３０１）を出力し、ブリップ
フロップ１０のａカ即ち５ＱＣ２のビット演算結果９を
読み込み（３０２）、その後に処理（１０１）　、　（
１０２）を実行することになる。

ここで、第４図に示した従来の５ＱＣ２からＣＰＵ１へ
の５ＱＣ２のビット演算結果、受は渡し処理（２００）
と、第２図の本実施例のそれとを比較すると、従来の場
合は、　ＣＰＵＩが、　５ＱＣ２はワード演算処理指令
をフェッチしてビット演算処理を終了したのか、ＯＵＴ
命令を実行してビット演算処理を終了したのか、メモリ
３内で５ＱＣ２が実行したシーケンスプログラムを確認
し判定する必要があったが、本実施例の場合は、５ＱＣ
２がフリップフロップへのセット処理を代行するため、
その必要がなく、ｃｐｕｉは、処理３０１．３０２を行
ない、その結果得られるフリップフロップ１０の出力に
従い次のワード処理を実行すればよいことになる。

このように、ＳＱＣからＣＰＵへのＳＱＣのビット演算
結果を受は渡す所にＳＱＣのビット演算結果を保持する
フリップフロップと、バッファ部とを設け、ＳＱＣがメ
モリに対してＳＱＣのビット演算結果を書き込み、ＳＱ
Ｃ処理が終了するとフリップフロップの出力を高レベル
にセットし、また、　ＳＱＣがワード演算処理命令をフ
ェッチしてＳＱＣ処理が終了した場合は最後に実行した
ＳＱＣのビット演算結果を保持することにより、ＳＱＣ
処理が０υ丁命令またはワード演算処理命令フェッチで
終了したのかをＣＰＵが確認する必要がなくなる。これ
により、ＳＱＣからＣＰＵへのビット演算結果受は渡し
処理時間が短縮され、演算の高速化が実現でき、高速な
シーケンス演算が可能となる。特に、ワード演算処理命
令とビット演算処理命令の組合せが多いシーケンスプロ
グラムを実行する場合には、従来に比べて極めて高速な
演算処理が可能となり、緊急時のシーケンス制御も円滑
に行なわれるようになる。

［発明の効果］ 以上のように本発明によれば、ＳＱＣからｃＰＵへのビ
ット演算結果受は渡しの処理時間が短縮され、シーケン
ス処理の高速化が実現でき、高速、高性能なシーケンス
演算制御装置が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るシーケンス演算制御装
置のブロック構成図、第２図は第１図のシーケンス演算
制御装置におけるＳＱＣからｃＰＵへのＳＱＣのビット
演算結果の受は渡し処理の動作フローチャート、第３図
は従来のシーケンス演算制御装置のブロック構成図、第
４図は第３図の動作フローチャート、第５図はメモリ内
に格納されるシーケンスプログラムの一例を示す説明図
である。 １・・・ＣＰＵ、２・・・ＳＱＣ，３・・・　メモリ、
４・・・アドレスバス、５・・・データバス、６・・・
制御バス。 ７・・・ＨＯＬＤ信号、８・・・ＨＯＬＤＡ信号、９・
・・　ビット演算結果、１０・・・フリッププロップ、
１１・・・バッファ部。 （７３１？）　　代理人　弁理士　則　近　　憲　佑（
ほか１名）

Claims (1)

【特許請求の範囲】
1. ワード演算命令およびビット演算命令からなる一連の命
   令を記憶しているメモリと、このメモリから読み出した
   命令に従って、ワード演算を行なうワード演算部と、ビ
   ット演算を行なうビット演算部とを備え、制御対象の状
   態を取り込み前記一連の命令に従ってシーケンス演算を
   実行するシーケンス演算制御装置において、前記ビット
   演算部の演算結果を保持するフリップフロップと、この
   フリップフロップの値を前記ワード演算部の指令により
   ワード演算部へ出力するバッファ部とを備え、前記ビッ
   ト演算部が前記メモリに演算結果を書き込んで、ビット
   演算部の処理を終了した場合は、前記フリップフロップ
   の出力を強制的に高レベルにセットし、前記バッファ部
   を介して前記ワード演算部へ前記ビット演算部の演算結
   果を伝えることを特徴とするシーケンス演算制御装置。