JPH01234957A - Ｄｍａ制御方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要） 本発明はＤＭＡ制御方法及び装置に関し、ＤＭＡ制御を
効率よく行ない制御装置のオーバヘッドを軽減すること
を目的とし、 ＤＭＡ制御装置にＦｉＦｏ形式でアドレスを格納するレ
ジスタと、ＤＭＡ実施回数を記憶し、この記憶内容に基
づいて前記レジスタへの入出力動作をコントロールする
手段とを備え、ＦｉＦｏ形式でメモリアクセスを行ない
、予め決められたアクセス回数に達したときにＤＭＡ終
了の割込み処理を行なうようにした。

〔産業上の利用分野〕

本発明は情報処理装置において、メインメモリにダイレ
クトメモリアクセス（ＤＭＡ）を行なうに際してのＤＭ
Ａ制御方法及び装置に関するものである。

（従来の技術） 例えばホストＣＰＵとＩｌｏであるディスク装置との間
のデータ転送を確立するための制御アダプタのように、
ＣＰＵからのコマンドを受けて一連の処理を行なう装置
にあっては、プログラム実行のための各種データを得る
ためにメインメモリに対してＤＭＡを行なう手法が近年
よく採用されている。このような手法によるＤＭＡ制御
装置の一例としては、例えば第４図に示すようなものが
ある。これは所定のプログラムに従って各種演算処理を
行なうＣＰＵ１と、ＣＰＵＩの動作プログラムをはじめ
各種データが格納されるメインメモリ２と、メインメモ
リ２に対してダイレクトメモリアクセス（以下ＤＭＡと
いう）を行なうＤＭＡ操作装置３と、ＣＰＵ１、メイン
メモリ２、ＤＭＡ操作装置３の間のデータ搬送路となる
バス８とから構成されている。ＤＭＡ操作装置３はＤＭ
Ａ動作を制御するＤＭＡ制御部４と外部装置との間のデ
ータの出入口となるＩ１０ボート５と、ＤＭＡ操作用プ
ログラム及びデータが格納されるローカルメモリ６と、
前記各作動部を動作及び制御するマイクロプロセッサ７
（以下ＭＰＵという）と、これら各作動部間のデータ搬
送路となるバス９とから成っている。

従来において、ＤＭＡ制御部４は、第５図に示すように
ソースアドレス及びディスティネーションアドレスが一
時格納されるアドレスレジスタ１０と、処理データ長が
格納されるレングスレジスタ１１と、ダイレクトメモリ
アクセス動作を行なうＤＭＡ動作部１２とから構成され
ている。そして、アドレスレジスタ１０にはＭＰＵ７の
プログラム動作によってソースアドレス及びディスティ
ネーションアドレスがセットされる。またＤＭＡ動作部
１２へはＭＰＵ７からＤＭＡ起動指示がかけられる。こ
れに伴ってＤＭＡ動作部１２からアドレスレジスタ１０
及びレングスレジスタ１１へ桁上げ指示が出され、アド
レスレジスタ１０からはバス８を通してメインメモリ２
ヘアドレス情報が出力される。またＤＭＡ動作部１２か
らはバス８上へバス制御信号が出力される。これによっ
て成る特定のアドレスに対するダイレクトメモリアクセ
ス動作が行なわれ、これが終了すると、レングスレジス
タ１１からＤＭＡ動作部１２に対してアクセス動作終了
通知が出力される。このようなりＭＡ制御においてソー
スアドレス、ディスティネーションアドレス、及びレン
グスについてのデータは、メインメモリ２上で例えば第
６図に示されているようにＣＰＵ１で実行されるプログ
ラムにより、１回目のダイレクトメモリアクセス動作用
、２回目のダイレクトメモリアクセス動作用、というよ
゛うに格納されていた場合に、ＣＰＵＩからＩｌｏに対
して動作指示があるとＩｌｏはメインメモリ２の内容を
ローカルメモリ６へ取り込み、取り込んだデータをＭＰ
Ｕ７は各レジスタ１０．１１にセットする。

そして順次ＤＭＡを行ない最終回のダイレクトメモリア
クセス動作が行なわれると、終了フラグ（例えばカウン
タの値を°Ｏ゛と規定しておく）をＭＰＵ７がＤＭＡの
レングスカウンタにセットする時に終了を判定しＣＰＵ
１に対して終了を通知する。

このような処理に際してのＭＰＵ７の動作が第７図及び
第８図に示されている。第７図はＭＰＵ７のＤＭＡ制御
動作を示すものである。ＤＭＡ制御動作が開始されると
、ＭＰＵ７は処理ステップ（以下、単にステップという
）ＳＴＩにおいてアドレス及びレングスレジスタ１０に
アドレス（例えば第６図中の１回目に相当するアドレス
）及びレングスをセットし、次いでステップＳＴ２にお
いてＤＭＡ動作部１２に対してＤＭＡ起動指示を行なう
。すると、ＤＭＡ動作部１２の作動によってメインメモ
リ２にアクセスが行なわれ、アクセスされた番地のデー
タが読み出されたり、或はデータ書き込みが行なわれる
。このメモリアクセス動作の間、ＭＰＵ７はステップＳ
Ｔ３に移行して先の起動による１回目のメモリアクセス
動作が終了したか否かチエツクし、ＤＭＡ終了に伴う割
り込みルーチンによる動作終了を検出するとステップＳ
Ｔ５に移行し図６で示す所のチェーンしたすべてのＤＭ
Ａ終了か否かチエツクする。ＤＭＡが終了でないと判定
されれば、再びステップＳＴＩに移行して２回目のＤＭ
Ａ動作が開始される。そしてアドレスレジスタ１０に第
６図中の２回目に相当するアドレスをセットし、次いで
ステップＳ７２以下の処理を行なう。このようにして、
ステップＳＴＩ〜ＳＴ５の処理動作が繰り返し行なわれ
、最終回目のＤＭＡ動作が行なわれると、ローカルメモ
リ６から終了フラグ１３が読出される。ＭＰＵ７は、ス
テップＳＴ５において、この終了フラグ１３によってＤ
ＭＡ終了を認識しＤＭＡの操作を終了する。なお、割り
込みルーチンにおいては、ステップＳＴ６において、各
回のＤＭＡ動作が正常に終了したか否かチエツクすると
共にＤＭＡ操作装置の各機能部の状態チエツクを行なう
。そして正常終了であると判断されたらステップＳＴ７
で割り込み原因をリセットしＤＭＡ終了フラグをセット
し割り込みルーチンを終了する。

（発明が解決しようとする課題） しかしながら、このような従来のＤＭＡ制御にあっては
、ＤＭＡの操作の中において、１回のＤＭＡ動作が終る
毎に終了割り込みが上がり、次回でのＤＭＡアドレスを
前記各レジスタ１０゜１１に再セットするため、オーバ
ーヘッドが大きいという不具合があった。

本発明はかかる不具合に鑑みてなされたもので、その目
的はＤＭＡ制御を効率よく行ない制御装置のオーバーヘ
ッドを軽減することである。

〔課題を解決するための手段〕

第１図は本発明の原理構成を示す図である。この図にお
いて、２０は第４図に示されたＤＭＡ制御装置内に組込
まれるＤＭＡ制御部を示す。

２１はアドレスレジスタ群を示し、このアドレスレジス
タ群はＲ１、Ｒ２、・・・Ｒｎのように第１段から所定
の段まで先入れ先出しくＦｉＦｏ）形式で設定された複
数のレジスタから構成されている。２２はレングスレジ
スタ群を示す。また２３はＤＭＡ処理を行なうＤＭＡ動
作部を示し２４はアドレス情報の搬送路となるバスを示
す。

ＤＭＡ動作部２３はＭＰＵ７からＤＭＡ起動指示を受け
る一方、このＭＰＵ７に対してＤＭＡ終了通知を発する
。また、このＤＭＡ動作部２３はレジスタＲ２、・・・
Ｒｎ及びレングスレジスタ２２に対してアドレス情報の
ライト指示を出力する一方で、最終段のレジスタＲｎ及
びレングスレジスタ２２に桁上げ指示を出し、またレン
グスレジスタ２２からのアクセス動作終了通知を受ける
。アドレスレジスタ群２１内の第１段目のレジスタＲ１
へのアドレス情報のセットはＭＰＵ７によりアドレスバ
スを通じて行なわれるようになっている。

〔作用〕

ＭＰＵ７からはＤＭＡを行なうべきメインメモリ２のア
ドレスデータが複数個、順次アドレスレジスタ群２１へ
出力される。アドレスレジスタ群２１では先入れ先出し
形式に従って複数のアドレス情報を第１段目のレジスタ
Ｒ１から最終段目のレジスタＲｎまで順送りにシフトし
格納する。そしてＭＰＵ７からＤＭＡ動作部２３にＤＭ
Ａ起動指示が出されると、ＤＭＡ動作部２３は最終段の
レジスタＲｎ及びレングスレジスタ２２に桁上げ指示を
出し、最終段目のレジスタＲｎに格納されていたアドレ
ス情報をバス上に出力し、メインメモリ２上の対応する
番地をアクセスする。このアクセス動作が終るとレング
スレジスタ２２からアクセス動作終了通知がＤＭＡ動作
部２３に出力される。すると、ＤＭＡ動作部２３はレジ
スタＲ２、・・・Ｒｎに対してライト指示をかける。こ
れによって各レジスタに格納されていたアドレス情報は
Ｒ１−＋Ｒ２、Ｒ２−＋Ｒ３、・・・Ｒｎ−１−＋Ｒｎ
のように書込まれ、結局アドレス情報が１段分だけシフ
トされた形となる。こうして最後のアドレスが出力され
るまで順次ＤＭＡによるアクセス動作が行なわれる。そ
して、最後のアドレスが出力されこれに対応するメイン
メモリ２上の番地へのアクセス動作を終了するとＤＭＡ
動作部２３からＤＭＡ終了通知が出力され、これに基づ
いて割り込みルーチンの処理動作が行なわれる。そして
割り込みルーチンが終了した後一連のＤＭＡ動作が終了
する。

〔実施例〕

第２図及び第３図は本発明によるＤＭＡ制御装置の一実
施例及びその−動作例を示す図である。

この実施例では、ソースアドレスレジスタ、ディスティ
ネーションアドレスレジスタ及びレングスレジスタがい
ずれもＦｉＦｏ形式に設定されたレジスタ群２５，２６
．２７によって構成されている。そして、これらのレジ
スタ群２５゜２６．２７へはＭＰＵ７から各アドレス及
びレングスのデータが複数個出力され、これらのデータ
は各レジスタ群２５，２６．２７の各レジスタにＦｉＦ
ｏ形式で書込み、読出しされる。また各レジスタ群２５
，２６．２７の出力側には、それぞれのレジスタ群２５
，２６．２７から出力されるアドレスが設定されるセッ
トレジスタ２８゜２９．３０が接続されている。ソース
アドレス設定用のセットレジスタ２８及びディスティネ
ーションアドレス設定用のセットレジスタ２９の各出力
はマルチプレクサ３１に出力される一方、レングス設定
用のセットレジスタ３０の出力は終了通知としてＤＭＡ
動作部２３へ出力される。セットレジスタ２８．２９に
はＤＭＡ動作部２３からカウントアツプ信号ａ、ｂがそ
れぞれ出力される一方セットレジスタ３０へはＤＭＡ動
作部２３からカウントダウン信号Ｃが出力される。また
、マルチプレクサ３１へはＤＭＡ動作部２３からセレク
ト信号ｄが出力され、ソースアドレス又はディスティネ
ーションアドレスが選択的に出力されてメインメモリ２
がアクセスされる。更にまたＤＭＡ動作部２３にはパス
シーケンサ３２が接続されており、バス９の制御を行な
う。また、第１図に関連して述べたように各レジスタ群
２５゜２６．２７を構成するそれぞれのレジスタＲＳＩ
　、−−−ＲＳｎ　、ＲＤＩ　、−−−ＲＤｎ　、ＲＬ
Ｉ　。

・・・ＲＬｎにＦｉＦｏ手順での書込み指示を行なうた
めに、ＤＭＡ動作部２３から各レジスタ群２５．２６．
２７に対して書込み指示信号線３３．３４．３５が接続
されている。

このような構成を有するＤＭＡ制御装置の動作を第３図
のフローチャートに基づいて説明する。

尚この場合は第６図で示すアレイチェーンされているＤ
ＭＡの数がレジスタｎ個より多いとする。ＤＭＡ制御動
作が開始されると、ＭＰＵ７はステップ５ＴＩＩにおい
て各レジスタ群２５゜２６．２７に複数のアドレス或は
レングスを順次ＦｉＦｏ形式でセットし、全アドレス、
レングスをセットし終るとステップ５Ｔ１２においてＤ
ＭＡ動作部２３に対してＤＭＡ起動指示を行なう。する
と、ＤＭＡ動作部２３の作動によって１回目のＤＭＡ動
作が行なわれ各レジスタ群２５．２６．２７において先
ず先頭のレジスタＲＳｎ　、ＲＤｎ、ＲＬｎから各アド
レス或はレングスの情報が出力されてセットレジスタ２
８゜２９．３０にそれぞれ格納される。その後ＤＭＡ動
作部２３によるＭＰＸ３１の制御動作によりメインメモ
リ２にアクセスが行なわれ、アクセスされた番地のデー
タが読出されたり、データ書込みが行なわれる。ＤＭＡ
動作部はセットされたレングス分程の転送が終了し動作
終了を検出するとＤＭＡの実行継続を行なう。この処理
ステップでは、ＤＭＡ動作部２３は、レングスレジスタ
群２７側（つまり、セットレジスタ３０）からの終了通
知に基づいて各レジスタ群２５，２６゜２７内に格納さ
れていたデータを、書き換えてシフトさせる。これによ
り、例えばソースアドレスレジスタ群２５において、レ
ジスタＲ５ｎ−１に格納されていたデータが新たにレジ
スタＲ３ｎに書込まれ、以下順々にシフトが行なわれて
レジスタＲ３１のデータがＲ３２に書込まれる。他のレ
ジスタ群２６．２７についても同様である。そして２回
目のＤＭＡ動作が行なわれメインメモリ２へのアクセス
が行なわれる。このようにＤＭＡ動作が繰返されて、各
レジスタ群２５，２６．２７から全てのデータが出力さ
れてしまうとこれらのレジスタ側から終了通知が出力さ
れる。ＭＰＵ７はステップ５Ｔ１４において図８の割込
みルーチンの処理を行なった結果ＤＭＡ終了であると判
断されるとステップ５Ｔ１５においてアレイチェーンさ
れたＤＭＡをすべて終了したか否かをチエツクし、ＤＭ
Ａ終了でない場合はステップ５ＴＩＩに戻ってアドレス
、レングスをセットしＤＭＡ起動を行なう。この割込み
ルーチンの処理では第８図に示したのと同様の処理が行
なわれる。

〔発明の効果〕

以上説明したように、本発明によれば、ＤＭＡ動作を行
なうに際して、このＤＭＡ動作に必要な全てのアドレス
情報セットの回数１　／　ｎ回の処理でレジスタにＦｉ
Ｆｏ形式で格納し、複数段階のＤＭＡ処理を連続的に行
なうようにしたため、ＤＭＡ動作を制御するＭＰＵ等の
割込みによるオーバーヘッドを軽減させることが可能と
なり、更にＤＭＡの作業効率が向上するという効果が得
られる。

【図面の簡単な説明】

第１図は本発明の原理構成を示す図、第２図は発明の実
施例図、第３図は前記実施例の動作を示すフローチャー
ト、第４図は本発明が適用されるＤＭＡ制御装置を示す
ブロック図、第５図はＤＭＡ制御装置内におけるＤＭＡ
制御部の従来例を示すブロック図、第６図は従来におけ
るアドレス、レングスのメモリへの格納状態を示す図、
第７図は従来のＤＭＡ制御装置の動作を示すフローチャ
ート、第８図は第７図中の割込みルーチンの内容を示す
フローチャートである。 １・・・ＣＰＵ ２・・・メインメモリ ３・・・ＤＭＡ操作手段 ７・・・ＭＰＵ　（コントロール手段）２０・・・ＤＭ
Ａ制御部 ２３・・・ＤＭＡ動作部 ２５・・・ソースアドレスレジスタ群 ２６・・・ディスティネーションアドレスレジスタ群２
７・・・レングスレジスタ群 ２８．２９．３０・・・セットレジスタ２０（ＤＭＡセ
」御仲） 発θ月め原理、Ｉも一へ図 第１図 τ・ＩＡかルーチハｘＪａ（ｌｌ］− 不発＋］８の夫鬼例の動イＴｔ示すフローチ↑−ト第３
ＦＡ ＤＭＡ％すＶｍ　％　、ｉ＝の橋戚ブ′ロ、２図第　４
　区 イ芝＋−畏１１−おりりＤＭＡγ八図 第へ図 第６図 第７図 第８図

Claims (2)

【特許請求の範囲】
1. （１）演算処理部と、メインメモリと、メインメモリに
   対してダイレクトメモリアクセスを行なう操作手段とを
   備えた情報処理装置にあって、前記ＤＭＡ操作手段は、
   ＤＭＡ動作に際し、メインメモリに対してソースアドレ
   ス、ディスティネーションアドレス、及びレングスのデ
   ータをファーストイン・ファーストアウト形式で出力す
   ると共に、当該操作手段において ＤＭＡの回数を記憶しておき、予め決められたアクセス
   回数に達したときにダイレクトメモリアクセス終了の割
   込みを上げることを特徴とするＤＭＡ制御方法。
2. （２）演算処理部（１）と、メインメモリ（２）と、Ｄ
   ＭＡ操作手段（３）とを備えた情報処理装置において、
   ＤＭＡ操作手段には、 メインメモリへのアクセス制御を行なう ＤＭＡ制御部（２０）と、 前記アクセスのためのアドレスデータを格納する先入れ
   先出し形式に構成された複数のレジスタ（２５、２６、
   ２７）と、 ＤＭＡ実施回数を記憶し、この記憶内容に基づいて前記
   ＤＭＡ制御部及びレジスタをコントロールする手段（７
   ）と、 が設けられていることを特徴とするＤＭＡ制御装置。