JPS61265792A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶回路、特にいわゆるスタティックＲ
ＡＭ（以下ＳＲＡＭという、）に関するものである。

〔従来の技術〕

第６図は従来例に係る半導体記憶回路の問題点を説明す
るための回路図であり、ｌはワード線（ＷＬ）、２はメ
モリセル、３はトランジスタＴＩ　と７２よりなるビッ
ト線負Ｒ素子である。またメモリセル２は、負荷抵抗Ｒ
，と１２　　、読出し／書込みトランジスタＴ３とＴ４
およびドライバトランジスタＴ５とＴ６からなっている
。４と５はビット線である。

いまセルに一定の情報が蓄積されており、ドライバトラ
ンジスタＴ５がオン、ドライバトランジスタＴ６がオフ
しているとする。従ってビット線４は低レベル状態（以
下“Ｌ″とする）に、ビット線５は高レベル状！ｓ（以
下“Ｈ″とする）にある、またワード線ｌが選択されて
おり、読出し／書込みトランジスタＴ３とＴ４がオンし
ているとする。従って図において矢印で示すように、電
源ＶＣＣからトランジスタＴ　Ｉ−Ｔ　３　１　Ｔ　５
　を介して電源ＶＳＳに電流■１が流れる。

ところで非同期ｆｉｓＲＡＭでは、この電流１１はワー
ド線が選択されている限り流れており、一般にはいずれ
かのワード線が選択されているから、常時この電流が流
れている。

またこの電流ＩＩ　は選択ワード線につながっている全
てのセルにおいて流れるものであるから。

特に大容徽のＳＲＡＭ程大き敬重流が流れ、消費電力の
点で問題になっていた。

なおセルが非選択状態で読出し／書込みトランジスタＴ
３とＴ４がオフのときにも電流Ｉ２が図示するように流
れるが、電流工！の方が大きいので電流Ｉｔ　を減らす
ことが消費電力低減化のために重要である。

この問題を解決するため、従来より種々の方法が提案さ
れているが、その１つとして、読出し又は−１込みに最
低限必要な期間のみ、アドレスで指定されたワード線を
選択状態にする方法がある。

第７図はその一例を示すタイミング図であり。

Ａｄｄはアドレス信号、ＷＥは書込み制御信号。

ＷＬはワード線選択信号、ＤＯυ丁は読出されたデータ
の信号である。　この方法によれば、読出し動作ではア
ドレス信号Ａｄｄにより所定のワード線を選択して（Ｗ
Ｌ＝“Ｈ”）セルからデータをビット線４．５に読出す
が、読出しデータが不図示のラッチ回路によりラッチさ
れるとこれを検出してワード線を非選択状１１（ＷＬ＝
“Ｌ″）にするものであり、また書込み動作でも同様に
、所定のワード線を選択して（ＷＬ＝″Ｈ″）セルにデ
ータを書込むが、書込みが終了するとワード線を非選択
状ｌ！Ｂ（ＷＬ＝“Ｌ”）にするものである。

このように従来の方法によれば、読出しや書込み動作に
必要な期間のみアドレスで指定されたワード線を選択し
くＷＬ＝”Ｈ″）、それ以外の期間はワード線を非選択
状＠（Ｗｔ＝“Ｌ”）にするものであるから、ビット線
からセル内に電流が流れ込む期間を短くでき、無駄な電
力消費を防止することができる。これは特にサイクルタ
イムの長いＳＲＡＭにとって有効であった。

〔発明が解決しようとする問題点〕

以上のように、従来の方法によれば確かに消費電力を大
幅に部域することがでさるが、読出しや書込み動作のた
びにワード線を“Ｌ”レベル（非選択状態）から“Ｈ″
レベル選択状態）まで立上げなければならず、このため
ワード線の容量負荷が大きいときワード線を非選択状態
にするのに時間がかかり、読出しや書込み時間が長くな
る問題点があった。

本発明はかかる点に鑑みて創作されたものであり、消費
電力の低減化とともに、読出しや書込み時間の短縮化を
可能にする半導体記憶回路の提供を目的とする。

〔問題点を解決するための手段〕

本発明に係る半導体記憶回路の構成は、第１図に示すよ
うに、デコーダ出力信号（ＸＩ）−制御信号（φ）およ
び占込み制御信号（ＷＥ）を入力する論理回路（オア回
路６．インバータ回路７と１０、ナンド回路８．アンド
回路９およびＮチャンネルトランジスタ１２とにより構
成されている。）と、この論理回路の出力信号に従って
ワード線（ＷＬｉ）の信号レベルを設定する回路（Ｐチ
ャンネルトランジスタ１１．Ｎチャンネルトランジスタ
１８．および中間レベル供給回路１３とにより構成され
ている。）とを有することを特徴としている。

なお２１はワードドライバ（ｗｎ）であり、後述する第
３図内のそれに対応している。

〔作用〕

上記の論理回路により、デコーダが非選択でデコーダ出
力信号（ＸＩ）が“Ｌ”レベルのとき、Ｐチャンネルト
ランジスタｉｔとＮチャンネルトランジスタ１２がオフ
、かつＮチャンネルトランジスタ１Ｂがオンしてワード
線の信号（ＷＬｉ）をＬ”レベル（第１のレベル）に設
定する。

デコーダが選択されてデコーダ出力信号（ＸＩ　）が“
Ｈ″レベル、かつアドレスが変化したときに所定Ｍ間“
Ｈ”レベルとなる制御信号（φ）又は書込み制御信号（
ＷＥ）がＨ”レベルのとき、Ｎチャンネルトランジスタ
１２と１８がオフ、かつＰチャンネルトランジスタｔｉ
がオンしてワード線の信号（ＷＬｉ）を′Ｈ″ルベル（
第２のレベル）に設定する。

またデコーダが選択されてデコーダ出力信号（Ｘｔ）が
Ｈ”レベルであるが、制御信号（φ）又は書込み制御信
号（ＷＥ）の双方が“Ｌ”レベルのとき、Ｐチャーンネ
ルトランジスタ１１とＮチャンネルトランジスタ１Ｂが
オフ、かつＮチャンネルトランジスタ１２がオンして中
間レベル供給回路１３によりワード線の信号（ＷＬｉ　
）を中１１ルベル（第３のレベル、Ｍ”レベル）に設定
する。

〔実施例〕

以下図面を参照しながら本発明の実施例について説明す
る。

ｆｔ５１５！Ｊは本発明の実施例に係るＣＭＯ３による
半導体記憶回路のワードドライバ回路の構ＩＩＧ図であ
り、６は制御信号（φ）と書込み制御信号（ＷＥ）を２
人力とするオア回路、７はオア回路６の出力信号を反転
するインバータ回路である。

ここでφはアドレスが変化したときから一定期間“Ｈ”
レベルとなる制御信号であり（後に第４図、第５図を参
照しながら詳述する。）。

Ｗ　Ｅ　４ｉ″Ｌ”レベルのときリード、″Ｈ″レベル
のときライトを示す書込み制御信号である。

また８はデコーダの出力信号（ｘｌ）とオア回路６の出
力信号Ａを２人力とするナンド回路。

９はデコーダの出力信号（Ｘｔ）とインバータ回路７の
出力信号Ｂを２人力とするアンド回路であ　　　　・す
、１０はデコーダの出力信号（Ｘｔ）を反転するインバ
ータ回路である。

１１はＰチャンネルトランジスタでソースをＶＣＣ電源
、ゲートをナンド回路８の出力、ドレインをワード線（
ＷＬｉ）に接続しており、１２はトランスファーゲート
用のＮチャンネルトランジスタでドレインをワード線（
ＷＬｉ　）　　、ゲートをアンド回路９の出力に接続し
ている。

１３は中間レベル供給回路であり、負荷用Ｎチャンネル
トランジスタ１４とそれぞれのゲートとドレインを接続
する直列の３つのＮチャンネルトランジスタ１５．１６
．１７とにより構成されており、その出力はＮチャンネ
ルトランジスタ１２のソースに接続している。なお中間
レベル供給回路１３の構成トランジスタの数と各トラン
ジスタのディメンジョンの大きさは、要求される中間レ
ベル電圧（Ｖｎ　）の大きさや供給回路自体の消費する
電力を考慮して定められるものである。

１８はＮチャンネルトランジスタでドレインをワード線
（ＷＬｉ）、ゲートをインバータ回路ｌＯの出力、ソー
スをＶＳＳ電源に接続している。

ワード線（ＷＬｉ）は第６図で示すセル内の読出し／書
込みトランジスタのゲートに接続されている。

次に第１図に示す本実施例回路の動作を。

第２図のタイミング図を参照しながら説明する。

第２図の記号は第１図の記号と対応している。

ワードＭ　（ＷＬｉ　）に対応するアドレスがデコーダ
（不図示）に久方されていないとき、デコーダ出力信号
（ｘｌ）は“Ｌ′″レベルである。

このときナンド回路８の出力Ｃは“Ｈ”レベル。

アンド回路９の出力Ｄは“Ｌ′Ｉレベルでトランジスタ
１１と１２がオフ、一方トランジスタ１８がオンしてい
るから、ワードｍ　（ＷＬｉ　）は“Ｌ”レベルである
。従ってこのワード線の信号をゲート信号とするセル内
のＮチャンネルトランスファーゲー）Ｔ３．Ｔ４は閉じ
ており（第６図参照）、“Ｌ”レベル側のビット線を介
してセル内に電流が流れ込むことはない、なお、このと
き制御信号（φ）と書込み制御信号（ＷＥ）によってＡ
点、Ｂ点のレベルが変わっても、０点、Ｄ点のレベル状
態は変わらない。

一方、７−　Ｆｉｌ　（Ｗｌ、＋　）に対応するアドレ
スがデコーダに久方されると、まずデコーダ出方信号（
Ｘ、）がＨ”レベルとなり（第２図では、アドレスＡ１
が久方されるとデコーダ出方信号（ｘＩ）が“Ｈ”レベ
ルになるものとしてぃる、）、トランジスタ１８はカッ
トオフする。このとき制御信号（φ）と占込み制御信号
（ＷＥ）はまだ“Ｌ”レベルにあるから、Ａ点は“Ｌ”
レベル、Ｂ点は“Ｈ″レベルある。従ってナンド回路８
の出力Ｃは“Ｈ″レベルアンド回路９の出力りも″Ｈ″
レベルとなってトランジスタ１１がオフ、トランジスタ
１２がオンし、ワード線（ＷＬｉ）のレベルは中間レベ
ル供給回路１３の出力する″Ｍ″レベルとなる。このた
めセル内のトランスファーゲート（第６図のＴゴ　。

Ｔ４）の導通度は、ワード線（ＷＬｉ　）が非選択のと
きよりも高く、しかし選択されたときよりも低い状態に
なり、“Ｌ”レベル側のビット線（ＢＬ）を介してセル
内に微少電流が流れる。

一方、アドレスＡ１．１からアドレスＡ、への変化が検
出されて制御信号（φ）が“Ｈ”レベルとなると、オア
回路６の出力信号Ａが“Ｈ″レベルインバータ回路７の
出力信号Ｂが“Ｌ”レベル、従ってナンド回路８の出力
信号Ｃが“Ｌ”レベル、アンド回路９の出力信号りが“
Ｌ”レベルになってトランジスタ１１がオン、トランジ
スタ１２がオフするので、ワード線（ＷＬｉ）は“Ｈ″
レベルなる。このためセル内のトランスファーゲート（
Ｔ３　＊　Ｔｓ　）は完全に導通し。

データが読出される。

このようにして読み出されたデータは、制御信号（φ）
が′Ｈ″レベルの間に不図示のラッチ回路によりラッチ
される。このとき制御信号（φ）のパルス幅は、データ
をラッチするに充分な幅に設定されている。制御信号（
φ）が″Ｌ″レベルとなり書込み制御信号（ＷＥ）が“
Ｌ″ルベルままであれば、信号Ａが″Ｌ″レベル、信　
　　　゛号Ｂが“Ｈ”レベルとなる。一方、デコーダ出
力信号（Ｘ＋）はまだ“Ｈ”レベルであるから、信号Ｃ
が“Ｈ”レベル、信号りが”Ｈ″レベルなる。これによ
りトランジスタ１１がオフ、トランジスタ１２がオンし
、一方トランジスタ１８はオフのままで、従ってワード
線（ＷＬｉ）は再び“Ｍ″レベルなる。

この状態は、後述するように、書込みａ１ｗ信号（ＷＥ
）が″Ｈ″ルベルにならない限り、デコーダが選択され
ている間（デコーダ出方信号（ｘｌ）がＨ”レベル）保
持される。

この状態で１次に書込み制御信号（ＷＥ）が“Ｈ”レベ
ル、つまりライトモードになると、制御信号（φ）が“
Ｈ”レベルとなったときと同様に、トランジスタ１８は
オフのままで、トランジスタ１１がオン、トランジスタ
１２がオフとなるので、ワード線（ＷＬｉ）は°′Ｈ″
レベルとなってセル内のトランスファーゲー）　（Ｔ３
　　。

Ｔ４）は完全に導通し、データが書込まれる。

次にアドレスがＡ、からＡ１÷１に変わるとワード線（
ＷＬｉ）は“Ｌ”レベルにもどり、信号Ｃが“Ｈ″レベ
ル信号りが“Ｌ”レベルとなり、このとき信号Ａは“Ｌ
”レベル、信号Ｂは″Ｈ″レベルであるので、トランジ
スタ１１゜１２がオフ、信号Ｅは“Ｈ″レベルなるから
トランジスタ１８がオンして、ワード線（ｗＬｔ）は“
Ｌ″レベルなる。

このように本実施例では、デコーダ出力信号（ｘｌ）が
“Ｈ”レベルである間、つまりデコーダが選択出力を出
している間に、制御信号（φ）、又は書込み制御信号（
ＷＥ）の少なくともどちらか一方が″Ｈ″レベルとなれ
ばワード線（ＷＬｔ）はＨ”レベルとなり、制御信号（
φ）と書込み制御信号（ＷＥ）の双方が“Ｌ”レベルで
あれば、デコーダ出力信号（Ｘ＋）が選択出力であって
もワード１！（ＷＬｉ）は“Ｈ″レベルならず、中間レ
ベルに保持される。

従ってワード線（ＷＬｉ）はリード、ライトに必要な期
間だけ完全に″Ｈ″レベルとなるので。

ビット線からセルへ流れる電流量が減り、かつリード、
ライト後にワード線（ＷＬｔ）を完全に″Ｌ″レベルに
もどすのではなく、ワード線（ＷＬｉ）が“Ｈ”レベル
であるときには、中間レベルにしているので、リード後
、同じアドレスに対してライトするときにはすみやかに
ワード線（ＷＬｉ）を立ち上げることができる。

第３図は本発明の実施例に係る半導体記憶回路（４行４
列構成例）の全体構成図であり、１９は列アドレスデコ
ーダ、２０は行アドレスデコーダ、２１はワードドライ
バー、２２はメモリセル、２３は列アドレス遷移検出回
路、２４は遅延回路、２５はＲ−５ｙリツプ・フロップ
である。

また２６はラッチ回路、２７はセンスアンプ。

２８はＤ　０Ｌ１１バツフア？２９はＤｉｎバ、ファ。

３０はライトバッファであり、ＡＯ”Ａ３　はアドレス
信号である。

第４図は第３図に示す列アドレス遷移検出回路２３の動
作を説明するための回路図であり、列アドレス遷移検出
回路２３は、遅延回路３１゜３２、イックスフルーシブ
・オア回路３３゜３４およびオア回路３５により構成さ
れている。

第４図の回路動作を、第５図のタイミング図を参照しな
がら説明する。なお：ｊＳｓ図の記号は第４図の記号と
対応している。

列アドレス信号ａＯが“Ｌ”レベルから“Ｈ”レベルに
変化すると、遅延回路３１の出力信号Ａｏ（ｄ）も一定
時間後に“Ｌ″レベルらＨ”レベルに変化する。従って
これらを２人力とするイックスフルーシブ・オア回路３
３の出力ＰＧには入力信号の遷移時間のずれをパルス幅
とするパルスが出力される。同様に１列アドレス信号ａ
Ｏが“Ｈ”レベルから“Ｌ”レベルに変化すると、イッ
クスフルーシブ・オフ回路３３によりパルスが発生する
。

一方、列アドレス信号Ａ１のレベルが変化したときにも
イックスフルーシブ・オア回路３３の出力ＰＩからパル
スが発生する。すなわち列アドレス信号ＡＯ、又はＡＩ
大入力少なくとも一方が変化した時には、オア回路３５
の出力φ０にパルスが発生する。

次にこのパルスはＲ−Ｓフリップのフロ、プ２５のセッ
ト入力に入力し、クリップ・フロップをセットするとと
もに、遅延回路２４にも入力する。そして所定時間後に
出力される遅延回路２４の出力信号φ１のパルスがＲ−
Ｓフリップ・フロ７プ２５のリセット人力に入力してフ
リップ・フロップをリセットする。これによりＲ−Ｓフ
リップ・フロップ２５から、遅延回路２４の遅延時間に
より設定されるパルス幅のパルスが出力される。

以上のように、Ｒ−Ｓフリップ・フロップ２５からは、
列アドレス信号Ａｌｌ　　、又はＡＩのレベルが変化す
るたびに所定のパルス幅のパルスが出力される。これが
制Ｗ信号φのパルスである。

なお、φ０のパルスは列アドレスのレベル変化に対して
あまり遅延しないで発生されるワンショットハルスであ
り、φ１のパルスは榮えられた列アドレスに対して選択
されたセルから読出されたデータがセンスアンプ２７の
出力に到達する頃に発生されるワンショットパルスでｈ
’Ｊ、データのラッチ回路２６への取り込みを行う、ま
たφのパルスは列アドレスのレベル変化時に立ち−Ｌが
り、　Ｄｏｕｒのラッチ後に立ち）°がるパルスである
。

第３図に示すように、前述（第１図）の中間レベル供給
回路１３は複数のワードドライバに共通接続することが
できる０選択されるワードドライバは１つであり、従っ
て複数のワードドライバに共通接続してもその機能を充
分に発揮することができるからである。

このように、本構成により、特に大きな面積を要するこ
となく、高速で、かつ低消費電力の半導体記憶回路が可
能となる。

〔発明の効果〕

以ト説明したように１本発明に係る半導体記憶回路によ
れば、ワード線が選択された状態において、読出しや書
込みの終了後は、入力アドレスが変わらない限り、ワー
ド線を中間レベル状態に立りげておくものであるから、
読出し又は書込み時のワード線の立ち上げ時間の短縮化
が可能となり、従ってデータの読出し又は書込み時間の
短縮を図ることができる。また中間レベル状態における
ビット線からセルへ流れる電流は流れるとしても微少で
あり、従って全体として電力消費の節約を図ることが可
能となる。

【図面の簡単な説明】

第１図は本発明の実施例に係る半導体記憶回路のワード
ドライバ回路の構成図であり、第２図は第１図の実施例
回路の動作を説明するためのタイミング図である。また
第３図は本発明の実施例に係る半導体回路の全体構成図
である。 第４図は第３図に示す列アドレス遷移検出回路２３の動
作を説明するための回路図であり。 第５図は第４ｖｌＩの回路動作を説明するためのタイミ
ング図である。 第６図は従来例に係る半導体記憶回路の問題点をａ　ｔ
ｊｌするための回路図であり、第７図は別の従来例に係
る半導体記憶回路の問題点を説明するためのタイミング
図である。 ６・・・オア回路 ７．１０・・・インバータ回路 ８・・・ナンド回路 ９・・・アンド回路 １１・・・Ｐチャンネルトランジスタ １、２　、１８・・・Ｎチャンネルトランジスタ１３・
・・中間レベル供給回路 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 　デコーダの出力信号が非選択状態のとき、対応するワ
   ード線を非選択状態の第１のレベルに設定し、 デコーダの出力信号が選択状態で、かつ読出し制御信号
   または書込み制御信号が入力しているとき、対応するワ
   ード線を選択状態の第２のレベルに設定し、 デコーダの出力信号が選択状態であるが、読出し制御信
   号または書込み制御信号が入力していないとき、対応す
   るワード線を前記第１のレベルと前記第２のレベルの中
   間レベルである第３のレベルに設定する回路とを備えた
   ことを特徴とする半導体記憶回路。