JPH07105144B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPH07105144B2 JPH07105144B2 JP60107663A JP10766385A JPH07105144B2 JP H07105144 B2 JPH07105144 B2 JP H07105144B2 JP 60107663 A JP60107663 A JP 60107663A JP 10766385 A JP10766385 A JP 10766385A JP H07105144 B2 JPH07105144 B2 JP H07105144B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- circuit
- word line
- signal
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶回路、特にいわゆるスタティックRA
M（以下SRAMという。）に関するものである。
M（以下SRAMという。）に関するものである。
第６図は従来例に係る半導体記憶回路の問題点を説明す
るための回路図であり、１はワード線（WL）,2はメモリ
セル,3はトランジスタT1とT2よりなるビット線負荷素子
である。またメモリセル２は、負荷抵抗R1とR2，読出し
／書込みトランジスタT3とT4およびドライバトランジス
タT5とT6からなっている。４と５はビット線である。
るための回路図であり、１はワード線（WL）,2はメモリ
セル,3はトランジスタT1とT2よりなるビット線負荷素子
である。またメモリセル２は、負荷抵抗R1とR2，読出し
／書込みトランジスタT3とT4およびドライバトランジス
タT5とT6からなっている。４と５はビット線である。
いまセルに一定の情報が蓄積されており、ドライバトラ
ンジスタT5がオン，ドライバトランジスタT6がオフして
いるとする。従ってビット線４は低レベル状態（以下
“L"とする）に、ビット線５は高レベル状態（以下“H"
とする）にある。またワード線１が選択されており、読
出し／書込みトランジスタT3とT4がオンしているとす
る。従って図において矢印で示すように、電源VCCから
トランジスタT1，T3，T5を介して電源VSSに電流I1が流
れる。
ンジスタT5がオン，ドライバトランジスタT6がオフして
いるとする。従ってビット線４は低レベル状態（以下
“L"とする）に、ビット線５は高レベル状態（以下“H"
とする）にある。またワード線１が選択されており、読
出し／書込みトランジスタT3とT4がオンしているとす
る。従って図において矢印で示すように、電源VCCから
トランジスタT1，T3，T5を介して電源VSSに電流I1が流
れる。
ところで非同期型SRAMでは、この電流I1はワード線が選
択されている限り流れており、一般にはいずれかのワー
ド線が選択されているから、常時この電流が流れてい
る。
択されている限り流れており、一般にはいずれかのワー
ド線が選択されているから、常時この電流が流れてい
る。
またこの電流I1は選択ワード線につながっている全ての
セルにおいて流れるものであるから、特に大容量のSRAM
程大きな電流が流れ、消費電力の点で問題になってい
た。
セルにおいて流れるものであるから、特に大容量のSRAM
程大きな電流が流れ、消費電力の点で問題になってい
た。
なおセルが非選択状態で読出し／書込みトランジスタT3
とT4がオフのときにも電流I2が図示するように流れる
が、電流I1の方が大きいので電流I1を減らすことが消費
電力低減化のために重要である。
とT4がオフのときにも電流I2が図示するように流れる
が、電流I1の方が大きいので電流I1を減らすことが消費
電力低減化のために重要である。
この問題を解決するため、従来より種々の方法が提案さ
れているが、その１つとして、読出し又は書込みに最低
限必要な期間のみ、アドレスで指定されたワード線を選
択状態にする方法がある。
れているが、その１つとして、読出し又は書込みに最低
限必要な期間のみ、アドレスで指定されたワード線を選
択状態にする方法がある。
第７図はその一例を示すタイミング図であり、Addはア
ドレス信号、▲▼は書込み制御信号,WLはワード線
選択信号，DOUTは読出されたデータの信号である。この
方法によれば、読出し動作ではアドレス信号Addにより
所定のワード線を選択して（WL＝“H"）セルからデータ
をビット線4,5に読出すが、読出しデータが不図示のラ
ッチ回路によりラッチされるとこれを検出してワード線
を非選択状態（WL＝“L"）にするものであり、また書込
み動作でも同様に、所定のワード線を選択して（WL＝
“H"）セルにデータを書込むが、書込みが終了するとワ
ード線を非選択状態（WL＝“L"）にするものである。
ドレス信号、▲▼は書込み制御信号,WLはワード線
選択信号，DOUTは読出されたデータの信号である。この
方法によれば、読出し動作ではアドレス信号Addにより
所定のワード線を選択して（WL＝“H"）セルからデータ
をビット線4,5に読出すが、読出しデータが不図示のラ
ッチ回路によりラッチされるとこれを検出してワード線
を非選択状態（WL＝“L"）にするものであり、また書込
み動作でも同様に、所定のワード線を選択して（WL＝
“H"）セルにデータを書込むが、書込みが終了するとワ
ード線を非選択状態（WL＝“L"）にするものである。
このように従来の方法によれば、読出しや書込み動作に
必要な期間のみアドレスで指定されたワード線を選択し
（WL＝“H"）、それ以外の期間はワード線を非選択状態
（WL＝“L"）にするものであるから、ビット線からセル
内に電流が流れ込む期間を短くでき、無駄な電力消費を
防止することができる。これは特にサイクルタイムの長
いSRAMにとって有効であった。
必要な期間のみアドレスで指定されたワード線を選択し
（WL＝“H"）、それ以外の期間はワード線を非選択状態
（WL＝“L"）にするものであるから、ビット線からセル
内に電流が流れ込む期間を短くでき、無駄な電力消費を
防止することができる。これは特にサイクルタイムの長
いSRAMにとって有効であった。
以上のように、従来の方法によれば確かに消費電力を大
幅に節減することができるが、読出しや書込み動作のた
びにワード線を“L"レベル（非選択状態）から“H"レベ
ル（選択状態）まで立上げなければならず、このためワ
ード線の容量負荷が大きいときワード線を非選択状態に
するのに時間がかかり、読出しや書込み時間が長くなる
問題点があった。
幅に節減することができるが、読出しや書込み動作のた
びにワード線を“L"レベル（非選択状態）から“H"レベ
ル（選択状態）まで立上げなければならず、このためワ
ード線の容量負荷が大きいときワード線を非選択状態に
するのに時間がかかり、読出しや書込み時間が長くなる
問題点があった。
本発明はかかる点に鑑みて創作されたものであり、消費
電力の低減化とともに、読出しや書込み時間の短縮化を
可能にする半導体記憶回路の提供を目的とする。
電力の低減化とともに、読出しや書込み時間の短縮化を
可能にする半導体記憶回路の提供を目的とする。
本発明に係る半導体記憶回路の構成は、第１図に示すよ
うに、デコーダ出力信号（Xi），制御信号（φ）および
書込み制御信号（WE）を入力する論理回路（オア回路6,
インバータ回路７と10,ナンド回路8,アンド回路９およ
びＮチャンネルトランジスタ12とにより構成されてい
る。）と、この論理回路の出力信号に従ってワード線
（WLi）の信号レベルを設定する回路（Ｐチャンネルト
ランジスタ11,Nチャンネルトランジスタ18,および中間
レベル供給回路13とにより構成されている。）とを有す
ることを特徴としている。
うに、デコーダ出力信号（Xi），制御信号（φ）および
書込み制御信号（WE）を入力する論理回路（オア回路6,
インバータ回路７と10,ナンド回路8,アンド回路９およ
びＮチャンネルトランジスタ12とにより構成されてい
る。）と、この論理回路の出力信号に従ってワード線
（WLi）の信号レベルを設定する回路（Ｐチャンネルト
ランジスタ11,Nチャンネルトランジスタ18,および中間
レベル供給回路13とにより構成されている。）とを有す
ることを特徴としている。
なお21はワードドライバ（WD）であり、後述する第３図
内のそれに対応している。
内のそれに対応している。
上記の論理回路により、デコーダが非選択でデコーダ出
力信号（Xi）が“L"レベルのとき、Ｐチャンネルトラン
ジスタ11とＮチャンネルトランジスタ12がオフ、かつＮ
チャンネルトランジスタ18がオンしてワード線の信号
（WLi）を“L"レベル（第１のレベル）に設定する。
力信号（Xi）が“L"レベルのとき、Ｐチャンネルトラン
ジスタ11とＮチャンネルトランジスタ12がオフ、かつＮ
チャンネルトランジスタ18がオンしてワード線の信号
（WLi）を“L"レベル（第１のレベル）に設定する。
デコーダが選択されてデコーダ出力信号（Xi）が“H"レ
ベルで、かつアドレスが変化したときに所定期間“H"レ
ベルとなる制御信号（φ）又は書込み制御信号（WE）が
“H"レベルのとき、Ｎチャンネルトランジスタ12と18が
オフ、かつＰチャンネルトランジスタ11がオンしてワー
ド線の信号（WLi）を“H"レベル（第２のレベル）に設
定する。
ベルで、かつアドレスが変化したときに所定期間“H"レ
ベルとなる制御信号（φ）又は書込み制御信号（WE）が
“H"レベルのとき、Ｎチャンネルトランジスタ12と18が
オフ、かつＰチャンネルトランジスタ11がオンしてワー
ド線の信号（WLi）を“H"レベル（第２のレベル）に設
定する。
またデコーダが選択されてデコーダ出力信号（Xi）が
“H"レベルであるが、制御信号（φ）又は書込み制御信
号（WE）の双方が“L"レベルのとき、Ｐチャンネルトラ
ンジスタ11とＮチャンネルトランジスタ18がオフ、かつ
Ｎチャンネルトランジスタ12がオンして中間レベル供給
回路13によりワード線の信号（WLi）を中間レベル（第
３のレベル，“M"レベル）に設定する。
“H"レベルであるが、制御信号（φ）又は書込み制御信
号（WE）の双方が“L"レベルのとき、Ｐチャンネルトラ
ンジスタ11とＮチャンネルトランジスタ18がオフ、かつ
Ｎチャンネルトランジスタ12がオンして中間レベル供給
回路13によりワード線の信号（WLi）を中間レベル（第
３のレベル，“M"レベル）に設定する。
以下図面を参照しながら本発明の実施例について説明す
る。
る。
第１図は本発明の実施例に係るCMOSによる半導体記憶回
路のワードドライバ回路の構成図であり、６は制御信号
（φ）と書込み制御信号（WE）を２入力とするオア回
路,7はオア回路６の出力信号を反転するインバータ回路
である。ここでφはアドレスが変化したときから一定期
間“H"レベルとなる制御信号であり（後に第４図，第５
図を参照しながら詳述する。）、WEは“L"レベルのとき
リード，“H"レベルのときライトを示す書込み制御信号
である。
路のワードドライバ回路の構成図であり、６は制御信号
（φ）と書込み制御信号（WE）を２入力とするオア回
路,7はオア回路６の出力信号を反転するインバータ回路
である。ここでφはアドレスが変化したときから一定期
間“H"レベルとなる制御信号であり（後に第４図，第５
図を参照しながら詳述する。）、WEは“L"レベルのとき
リード，“H"レベルのときライトを示す書込み制御信号
である。
また８はデコーダの出力信号（Xi）とオア回路６の出力
信号Ａを２入力とするナンド回路,9はデコーダの出力信
号（Xi）とインバータ回路７の出力信号Ｂを２入力とす
るアンド回路であり、10はデコーダの出力信号（Xi）を
反転するインバータ回路である。
信号Ａを２入力とするナンド回路,9はデコーダの出力信
号（Xi）とインバータ回路７の出力信号Ｂを２入力とす
るアンド回路であり、10はデコーダの出力信号（Xi）を
反転するインバータ回路である。
11はＰチャンネルトランジスタでソースをVCC電源，ゲ
ートをナンド回路８の出力，ドレインをワード線（W
Li）に接続しており、12はトランスファーゲート用のＮ
チャンネルトランジスタでドレインをワード線（W
Li），ゲートをアンド回路９の出力に接続している。
ートをナンド回路８の出力，ドレインをワード線（W
Li）に接続しており、12はトランスファーゲート用のＮ
チャンネルトランジスタでドレインをワード線（W
Li），ゲートをアンド回路９の出力に接続している。
13は中間レベル供給回路であり、負荷用Ｎチャンネルト
ランジスタ14とそれぞれのゲートとドレインを接続する
直列の３つのＮチャンネルトランジスタ15,16,17とによ
り構成されており、その出力はＮチャンネルトランジス
タ12のソースに接続している。なお中間レベル供給回路
13の構成トランジスタの数と各トランジスタのディメン
ジョンの大きさは、要求される中間レベル電圧（VM）の
大きさや供給回路自体の消費する電力を考慮して定めら
れるものである。
ランジスタ14とそれぞれのゲートとドレインを接続する
直列の３つのＮチャンネルトランジスタ15,16,17とによ
り構成されており、その出力はＮチャンネルトランジス
タ12のソースに接続している。なお中間レベル供給回路
13の構成トランジスタの数と各トランジスタのディメン
ジョンの大きさは、要求される中間レベル電圧（VM）の
大きさや供給回路自体の消費する電力を考慮して定めら
れるものである。
18はＮチャンネルトランジスタでドレインをワード線
（WLi），ゲートをインバータ回路10の出力、ソースをV
SS電源に接続している。ワード線（WLi）は第６図で示
すセル内の読出し／書込みトランジスタのゲートに接続
されている。
（WLi），ゲートをインバータ回路10の出力、ソースをV
SS電源に接続している。ワード線（WLi）は第６図で示
すセル内の読出し／書込みトランジスタのゲートに接続
されている。
次に第１図に示す本実施例回路の動作を、第２図のタイ
ミング図を参照しながら説明する。第２図の記号は第１
図の記号と対応している。
ミング図を参照しながら説明する。第２図の記号は第１
図の記号と対応している。
ワード線（WLi）に対応するアドレスがデコーダ（不図
示）に入力されていないとき、デコーダ出力信号（Xi）
は“L"レベルである。このときナンド回路８の出力Ｃは
“H"レベル，アンド回路９の出力Ｄは“L"レベルでトラ
ンジスタ11と12がオフ、一方トランジスタ18がオンして
いるから、ワード線（WLi）は“L"レベルである。従っ
てこのワード線の信号をゲート信号とするセル内のＮチ
ャンネルトランスファーゲートT3，T4は閉じており（第
６図参照）、“L"レベル側のビット線を介してセル内に
電流が流れ込むことはない。なお、このとき制御信号
（φ）と書込み制御信号（WE）によってＡ点,B点のレベ
ルが変わっても、Ｃ点,D点のレベル状態は変わらない。
示）に入力されていないとき、デコーダ出力信号（Xi）
は“L"レベルである。このときナンド回路８の出力Ｃは
“H"レベル，アンド回路９の出力Ｄは“L"レベルでトラ
ンジスタ11と12がオフ、一方トランジスタ18がオンして
いるから、ワード線（WLi）は“L"レベルである。従っ
てこのワード線の信号をゲート信号とするセル内のＮチ
ャンネルトランスファーゲートT3，T4は閉じており（第
６図参照）、“L"レベル側のビット線を介してセル内に
電流が流れ込むことはない。なお、このとき制御信号
（φ）と書込み制御信号（WE）によってＡ点,B点のレベ
ルが変わっても、Ｃ点,D点のレベル状態は変わらない。
一方、ワード線（WLi）に対応するアドレスがデコーダ
に入力されると、まずデコーダ出力信号（Xi）が“H"レ
ベルとなり（第２図では、アドレスAiが入力されるとデ
コーダ出力信号（Xi）が“H"レベルになるものとしてい
る。）、トランジスタ18はカットオフする。このとき制
御信号（φ）と書込み制御信号（WE）はまだ“L"レベル
にあるから、Ａ点は“L"レベル,B点は“H"レベルであ
る。従ってナンド回路８の出力Ｃは“H"レベル，アンド
回路９の出力Ｄも“H"レベルとなってトランジスタ11が
オフ、トランジスタ12がオンし、ワード線（WLi）のレ
ベルは中間レベル供給回路13の出力する“M"レベルとな
る。このためセル内のトランスファーゲート（第６図の
T3，T4）の導通度は、ワード線（WLi）が非選択のとき
よりも高く、しかし選択されたときよりも低い状態にな
り、“L"レベル側のビット線（BL）を介してセル内に微
少電流が流れる。
に入力されると、まずデコーダ出力信号（Xi）が“H"レ
ベルとなり（第２図では、アドレスAiが入力されるとデ
コーダ出力信号（Xi）が“H"レベルになるものとしてい
る。）、トランジスタ18はカットオフする。このとき制
御信号（φ）と書込み制御信号（WE）はまだ“L"レベル
にあるから、Ａ点は“L"レベル,B点は“H"レベルであ
る。従ってナンド回路８の出力Ｃは“H"レベル，アンド
回路９の出力Ｄも“H"レベルとなってトランジスタ11が
オフ、トランジスタ12がオンし、ワード線（WLi）のレ
ベルは中間レベル供給回路13の出力する“M"レベルとな
る。このためセル内のトランスファーゲート（第６図の
T3，T4）の導通度は、ワード線（WLi）が非選択のとき
よりも高く、しかし選択されたときよりも低い状態にな
り、“L"レベル側のビット線（BL）を介してセル内に微
少電流が流れる。
一方、アドレスAi-1からアドレスAiへの変化が検出され
て制御信号（φ）が“H"レベルとなると、オア回路６の
出力信号Ａが“H"レベル，インバータ回路７の出力信号
Ｂが“L"レベル，従ってナンド回路８の出力信号Ｃが
“L"レベル，アンド回路９の出力信号Ｄが“L"レベルに
なってトランジスタ11がオン、トランジスタ12がオフす
るので、ワード線（WLi）は“H"レベルとなる。このた
めセル内のトランスファーゲート（T3，T4）は完全に導
通し、データが読出される。
て制御信号（φ）が“H"レベルとなると、オア回路６の
出力信号Ａが“H"レベル，インバータ回路７の出力信号
Ｂが“L"レベル，従ってナンド回路８の出力信号Ｃが
“L"レベル，アンド回路９の出力信号Ｄが“L"レベルに
なってトランジスタ11がオン、トランジスタ12がオフす
るので、ワード線（WLi）は“H"レベルとなる。このた
めセル内のトランスファーゲート（T3，T4）は完全に導
通し、データが読出される。
このようにして読み出されたデータは、制御信号（φ）
が“H"レベルの間に不図示のラッチ回路によりラッチさ
れる。このとき制御信号（φ）のパルス幅は、データを
ラッチするに充分な幅に設定されている。制御信号
（φ）が“L"レベルとなり書込み制御信号（WE）が“L"
レベルのままであれば、信号Ａが“L"レベル，信号Ｂが
“H"レベルとなる。一方、デコーダ出力信号（Xi）はま
だ“H"レベルであるから、信号Ｃが“H"レベル、信号Ｄ
が“H"レベルになる。これによりトランジスタ11がオ
フ、トランジスタ12がオンし、一方トランジスタ18はオ
フのままで、従ってワード線（WLi）は再び“M"レベル
となる。
が“H"レベルの間に不図示のラッチ回路によりラッチさ
れる。このとき制御信号（φ）のパルス幅は、データを
ラッチするに充分な幅に設定されている。制御信号
（φ）が“L"レベルとなり書込み制御信号（WE）が“L"
レベルのままであれば、信号Ａが“L"レベル，信号Ｂが
“H"レベルとなる。一方、デコーダ出力信号（Xi）はま
だ“H"レベルであるから、信号Ｃが“H"レベル、信号Ｄ
が“H"レベルになる。これによりトランジスタ11がオ
フ、トランジスタ12がオンし、一方トランジスタ18はオ
フのままで、従ってワード線（WLi）は再び“M"レベル
となる。
この状態は、後述するように、書込み制御信号（WE）が
“H"レベルにならない限り、デコーダが選択されている
間（デコーダ出力信号（Xi）が“H"レベル）保持され
る。
“H"レベルにならない限り、デコーダが選択されている
間（デコーダ出力信号（Xi）が“H"レベル）保持され
る。
この状態で、次に書込み制御信号（WE）が“H"レベル、
つまりライトモードになると、制御信号（φ）が“H"レ
ベルとなったときと同様に、トランジスタ18はオフのま
まで、トランジスタ11がオン，トランジスタ12がオフと
なるので、ワード線（WLi）は“H"レベルとなってセル
内のトランスファーゲート（T3，T4）は完全に導通し、
データが書込まれる。
つまりライトモードになると、制御信号（φ）が“H"レ
ベルとなったときと同様に、トランジスタ18はオフのま
まで、トランジスタ11がオン，トランジスタ12がオフと
なるので、ワード線（WLi）は“H"レベルとなってセル
内のトランスファーゲート（T3，T4）は完全に導通し、
データが書込まれる。
次にアドレスがAiからAi+1に変わるとデコーダ出力信号
（Xi）は“L"レベルにもどり、信号Ｃが“H"レベル，信
号Ｄが“L"レベルとなり、このとき信号Ａは“L"レベ
ル，信号Ｂは“H"レベルであるので、トランジスタ11,1
2がオフ、信号Ｅは“H"レベルとなるからトランジスタ1
8がオンして、ワード線（WLi）は“L"レベルになる。
（Xi）は“L"レベルにもどり、信号Ｃが“H"レベル，信
号Ｄが“L"レベルとなり、このとき信号Ａは“L"レベ
ル，信号Ｂは“H"レベルであるので、トランジスタ11,1
2がオフ、信号Ｅは“H"レベルとなるからトランジスタ1
8がオンして、ワード線（WLi）は“L"レベルになる。
このように本実施例では、デコーダ出力信号（Xi）が
“H"レベルである間、つまりデコーダが選択出力を出し
ている間に、制御信号（φ）、又は書込み制御信号（W
E）の少なくともどちらか一方が“H"レベルとなればワ
ード線（WLi）は“H"レベルとなり、制御信号（φ）と
書込み制御信号（WE）の双方が“L"レベルであれば、デ
コーダ出力信号（Xi）が選択出力であってもワード線
（WLi）は“H"レベルとならず、中間レベルに保持され
る。
“H"レベルである間、つまりデコーダが選択出力を出し
ている間に、制御信号（φ）、又は書込み制御信号（W
E）の少なくともどちらか一方が“H"レベルとなればワ
ード線（WLi）は“H"レベルとなり、制御信号（φ）と
書込み制御信号（WE）の双方が“L"レベルであれば、デ
コーダ出力信号（Xi）が選択出力であってもワード線
（WLi）は“H"レベルとならず、中間レベルに保持され
る。
従ってワード線（WLi）はリード，ライトに必要な期間
だけ完全に“H"レベルとなるので、ビット線からセルへ
流れる電流量が減り、かつリード，ライト後にワード線
（WLi）を完全に“L"レベルにもどすのではなく、ワー
ド線（WLi）が“H"レベルであるときには、中間レベル
にしているので、リード後、同じアドレスに対してライ
トするときにはすみやかにワード線（WLi）を立ち上げ
ることができる。
だけ完全に“H"レベルとなるので、ビット線からセルへ
流れる電流量が減り、かつリード，ライト後にワード線
（WLi）を完全に“L"レベルにもどすのではなく、ワー
ド線（WLi）が“H"レベルであるときには、中間レベル
にしているので、リード後、同じアドレスに対してライ
トするときにはすみやかにワード線（WLi）を立ち上げ
ることができる。
第３図は本発明の実施例に係る半導体記憶回路（４行４
列構成例）の全体構成図であり、19は列アドレスデコー
ダ,20は行アドレスデコーダ,21はワードドライバー,22
はメモリセル,23は列アドレス遷移検出回路,24は遅延回
路,25はＲ−Ｓフリップ・フロップである。
列構成例）の全体構成図であり、19は列アドレスデコー
ダ,20は行アドレスデコーダ,21はワードドライバー,22
はメモリセル,23は列アドレス遷移検出回路,24は遅延回
路,25はＲ−Ｓフリップ・フロップである。
また26はラッチ回路,27はセンスアンプ,28はDOUTバッフ
ァ,29はDinバッファ,30はライトバッファであり、A0〜A
3はアドレス信号である。
ァ,29はDinバッファ,30はライトバッファであり、A0〜A
3はアドレス信号である。
第４図は第３図に示す列アドレス遷移検出回路23の動作
を説明するための回路図であり、列アドレス遷移検出回
路23は、遅延回路31,32、イックスクルーシブ・オア回
路33,34およびオア回路35により構成されている。第４
図の回路動作を、第５図のタイミング図を参照しながら
説明する。なお第５図の記号は第４図の記号と対応して
いる。
を説明するための回路図であり、列アドレス遷移検出回
路23は、遅延回路31,32、イックスクルーシブ・オア回
路33,34およびオア回路35により構成されている。第４
図の回路動作を、第５図のタイミング図を参照しながら
説明する。なお第５図の記号は第４図の記号と対応して
いる。
列アドレス信号A0が“L"レベルから“H"レベルに変化す
ると、遅延回路31の出力信号A0（ｄ）も一定時間後に
“L"レベルから“H"レベルに変化する。従ってこれらを
２入力とするイックスクルーシブ・オア回路33の出力P0
には入力信号の遷移時間のずれをパルス幅とするパルス
が出力される。同様に、列アドレス信号A0が“H"レベル
から“L"レベルに変化すると、イックスクルーシブ・オ
ア回路33によりパルスが発生する。
ると、遅延回路31の出力信号A0（ｄ）も一定時間後に
“L"レベルから“H"レベルに変化する。従ってこれらを
２入力とするイックスクルーシブ・オア回路33の出力P0
には入力信号の遷移時間のずれをパルス幅とするパルス
が出力される。同様に、列アドレス信号A0が“H"レベル
から“L"レベルに変化すると、イックスクルーシブ・オ
ア回路33によりパルスが発生する。
一方、列アドレス信号A1のレベルが変化したときにもイ
ックスクルーシブ・オア回路33の出力P1からパルスが発
生する。すなわち列アドレス信号A0，又はA1入力の少な
くとも一方が変化した時には、オア回路35の出力φ0に
パルスが発生する。
ックスクルーシブ・オア回路33の出力P1からパルスが発
生する。すなわち列アドレス信号A0，又はA1入力の少な
くとも一方が変化した時には、オア回路35の出力φ0に
パルスが発生する。
次にこのパルスはＲ−Ｓフリップ・フロップ25のセット
入力に入力し、フリップ・フロップをセットするととも
に、遅延回路24にも入力する。そして所定時間後に出力
される遅延回路24の出力信号φ1のパルスがＲ−Ｓフリ
ップ・フロップ25のリセット入力に入力してフリップ・
フロップをリセットする。これによりＲ−Ｓフリップ・
フロップ25から、遅延回路24の遅延時間により設定され
るパルス幅のパルスが出力される。
入力に入力し、フリップ・フロップをセットするととも
に、遅延回路24にも入力する。そして所定時間後に出力
される遅延回路24の出力信号φ1のパルスがＲ−Ｓフリ
ップ・フロップ25のリセット入力に入力してフリップ・
フロップをリセットする。これによりＲ−Ｓフリップ・
フロップ25から、遅延回路24の遅延時間により設定され
るパルス幅のパルスが出力される。
以上のように、Ｒ−Ｓフリップ・フロップ25からは、列
アドレス信号A0，又はA1のレベルが変化するたびに所定
のパルス幅のパルスが出力される。これが制御信号φの
パルスである。
アドレス信号A0，又はA1のレベルが変化するたびに所定
のパルス幅のパルスが出力される。これが制御信号φの
パルスである。
なお、φ0のパルスは列アドレスのレベル変化に対して
あまり遅延しないで発生されるワンショットパルスであ
り、φ1のパルスは与えられた列アドレスに対して選択
されたセルから読出されたデータがセンスアンプ27の出
力に到達する頃に発生されるワンショットパルスであ
り、データのラッチ回路26への取り込みを行う。またφ
のパルスは列アドレスのレベル変化時に立ち上がり、D
OUTのラッチ後に立ち下がるパルスである。
あまり遅延しないで発生されるワンショットパルスであ
り、φ1のパルスは与えられた列アドレスに対して選択
されたセルから読出されたデータがセンスアンプ27の出
力に到達する頃に発生されるワンショットパルスであ
り、データのラッチ回路26への取り込みを行う。またφ
のパルスは列アドレスのレベル変化時に立ち上がり、D
OUTのラッチ後に立ち下がるパルスである。
第３図に示すように、前述（第１図）の中間レベル供給
回路13は複数のワードドライバに共通接続することがで
きる。選択されるワードドライバは１つであり、従って
複数のワードドライバに共通接続してもその機能を充分
に発揮することができるからである。
回路13は複数のワードドライバに共通接続することがで
きる。選択されるワードドライバは１つであり、従って
複数のワードドライバに共通接続してもその機能を充分
に発揮することができるからである。
このように、本構成により、特に大きな面積を要するこ
となく、高速で、かつ低消費電力の半導体記憶回路が可
能となる。
となく、高速で、かつ低消費電力の半導体記憶回路が可
能となる。
以上説明したように、本発明に係る半導体記憶回路によ
れば、ワード線が選択された状態のうち、所定の期間の
み該ワード線をセル選択電位レベルに設定してセルの読
出し又は書込み動作を行い、読出しや書込みの終了後
は、入力アドレスが変わらない限り、ワード線を中間レ
ベル状態に戻しておくものであるから、次の読出し又は
書込み時のワード線の立ち上げ時間の短縮化が可能とな
り、半導体記憶回路のデータ読出し又は書込み時間の短
縮を図ることができる。また、読出し又は書込み後の終
了後の選択状態のワード線の電位は中間レベルであるか
ら、そのときビット線からセルへ流れる電流は微小であ
り、これにより電力の消費を従来に比べて大幅に少なく
することができる。
れば、ワード線が選択された状態のうち、所定の期間の
み該ワード線をセル選択電位レベルに設定してセルの読
出し又は書込み動作を行い、読出しや書込みの終了後
は、入力アドレスが変わらない限り、ワード線を中間レ
ベル状態に戻しておくものであるから、次の読出し又は
書込み時のワード線の立ち上げ時間の短縮化が可能とな
り、半導体記憶回路のデータ読出し又は書込み時間の短
縮を図ることができる。また、読出し又は書込み後の終
了後の選択状態のワード線の電位は中間レベルであるか
ら、そのときビット線からセルへ流れる電流は微小であ
り、これにより電力の消費を従来に比べて大幅に少なく
することができる。
第１図は本発明の実施例に係る半導体記憶回路のワード
ドライバ回路の構成図であり、第２図は第１図の実施例
回路の動作を説明するためのタイミング図である。また
第３図は本発明の実施例に係る半導体回路の全体構成図
である。 第４図は第３図に示す列アドレス遷移検出回路23の動作
を説明するための回路図であり、第５図は第４図の回路
動作を説明するためのタイミング図である。 第６図は従来例に係る半導体記憶回路の問題点を説明す
るための回路図であり、第７図は別の従来例に係る半導
体記憶回路の問題点を説明するためのタイミング図であ
る。 ６……オア回路 7,10……インバータ回路 ８……ナンド回路 ９……アンド回路 11……Ｐチャンネルトランジスタ 12,18……Ｎチャンネルトランジスタ 13……中間レベル供給回路
ドライバ回路の構成図であり、第２図は第１図の実施例
回路の動作を説明するためのタイミング図である。また
第３図は本発明の実施例に係る半導体回路の全体構成図
である。 第４図は第３図に示す列アドレス遷移検出回路23の動作
を説明するための回路図であり、第５図は第４図の回路
動作を説明するためのタイミング図である。 第６図は従来例に係る半導体記憶回路の問題点を説明す
るための回路図であり、第７図は別の従来例に係る半導
体記憶回路の問題点を説明するためのタイミング図であ
る。 ６……オア回路 7,10……インバータ回路 ８……ナンド回路 ９……アンド回路 11……Ｐチャンネルトランジスタ 12,18……Ｎチャンネルトランジスタ 13……中間レベル供給回路
Claims (1)
- 【請求項１】複数のワード線と複数のビット線との各交
点に配置された複数のメモリセルと、該複数のワード線
のうち一のワード線を選択する行デコーダとを有する半
導体記憶回路において、 前記行デコーダにより選択されていないワード線を非選
択状態の電位レベルに設定し、 前記行デコーダにより選択されたワード線を、所定期間
のあいだ選択状態の電位レベルに設定し、該所定期間の
経過後は非選択状態の電位レベルと選択状態の電位レベ
ルとの中間の電位レベルに設定し、 前記行デコーダにより選択されたワード線を、書込み制
御信号が入力されているあいだ選択状態の電位レベルに
設定する手段を備えたことを特徴とする半導体記憶回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107663A JPH07105144B2 (ja) | 1985-05-20 | 1985-05-20 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107663A JPH07105144B2 (ja) | 1985-05-20 | 1985-05-20 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61265792A JPS61265792A (ja) | 1986-11-25 |
| JPH07105144B2 true JPH07105144B2 (ja) | 1995-11-13 |
Family
ID=14464857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60107663A Expired - Fee Related JPH07105144B2 (ja) | 1985-05-20 | 1985-05-20 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105144B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248393A (ja) * | 1988-03-30 | 1989-10-03 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| KR940002859B1 (ko) * | 1991-03-14 | 1994-04-04 | 삼성전자 주식회사 | 반도체 메모리장치에서의 워드라인 구동회로 |
| KR100845774B1 (ko) * | 2006-10-13 | 2008-07-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 이를 이용한 전압 제어 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5778695A (en) * | 1980-10-29 | 1982-05-17 | Toshiba Corp | Semiconductor storage device |
| JPS59201464A (ja) * | 1983-04-30 | 1984-11-15 | Toshiba Corp | 半導体記憶装置 |
| JPS59213090A (ja) * | 1983-05-18 | 1984-12-01 | Toshiba Corp | 駆動回路 |
| JPS59221891A (ja) * | 1983-05-31 | 1984-12-13 | Toshiba Corp | スタテイツク型半導体記憶装置 |
-
1985
- 1985-05-20 JP JP60107663A patent/JPH07105144B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61265792A (ja) | 1986-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3834996B2 (ja) | 選択的プリチャージ回路及びランダムアクセスメモリ | |
| US6965521B2 (en) | Read/write circuit for accessing chalcogenide non-volatile memory cells | |
| US5353251A (en) | Memory cell circuit with single bit line latch | |
| US20050162919A1 (en) | Semiconductor memory device capable of controlling potential level of power supply line and/or ground line | |
| US6175533B1 (en) | Multi-port memory cell with preset | |
| CN108122574B (zh) | 存储器装置 | |
| USRE36655E (en) | Semiconductor memory device and method for reading and writing data therein | |
| US8964451B2 (en) | Memory cell system and method | |
| KR100284371B1 (ko) | 기록 인에이블 제어 워드 라인을 갖는 비동기 집적 회로 메모리 및 집적 회로 메모리 | |
| JPH0253879B2 (ja) | ||
| CN108122570A (zh) | 具有确定的时间窗口的存储器装置 | |
| JPH0413294A (ja) | スタティック型メモリ | |
| JP2662822B2 (ja) | 半導体記憶装置 | |
| JP3317746B2 (ja) | 半導体記憶装置 | |
| US4858188A (en) | Semiconductor memory with improved write function | |
| KR910003389B1 (ko) | 반도체 메모리장치 | |
| JP2550743B2 (ja) | 半導体メモリ回路 | |
| US5155703A (en) | Bicmos bit line load for a memory with improved reliability | |
| JPH03201293A (ja) | 高集積化マルチポートランダムアクセスメモリ | |
| US5208774A (en) | Semiconductor memory device with low power consumption output data selector | |
| JPS61265792A (ja) | 半導体記憶回路 | |
| JPH0330234B2 (ja) | ||
| JPH05128866A (ja) | ランダムアクセスメモリの書き込み、読出し制御回路 | |
| JPS6145314B2 (ja) | ||
| JP2557835B2 (ja) | 半導体記憶装置の初段制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |