JPS59201464A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59201464A JPS59201464A JP58076460A JP7646083A JPS59201464A JP S59201464 A JPS59201464 A JP S59201464A JP 58076460 A JP58076460 A JP 58076460A JP 7646083 A JP7646083 A JP 7646083A JP S59201464 A JPS59201464 A JP S59201464A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- transistor
- memory cell
- memory device
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体記憶装置に関するもので、特に、高
密度の混成ＭＯ８回路で構成された大容量ダイナミック
メモリに適用さ几るものである。
密度の混成ＭＯ８回路で構成された大容量ダイナミック
メモリに適用さ几るものである。
半導体記憶装置を大別すると、ＲＯＭ （続み出し専用
メモリ）とＲＡＭ （書き込み読み出しメモリ）とに分
けられる。ＲＡＭにはメモリセルが７リツグ７０ソゲに
よって構成さｎているスタティックＲＡＭと、メモリセ
ルが１個の選択用トランゾスタと１個の記憶用キャノや
シタとによりて構成されたダイナミックＲＡＭとがある
。
メモリ）とＲＡＭ （書き込み読み出しメモリ）とに分
けられる。ＲＡＭにはメモリセルが７リツグ７０ソゲに
よって構成さｎているスタティックＲＡＭと、メモリセ
ルが１個の選択用トランゾスタと１個の記憶用キャノや
シタとによりて構成されたダイナミックＲＡＭとがある
。
上記り゛イカミックＲＡＭは、１ビ、ト当シの占有面積
が小さくビット単価が安くできるので、電子計算機の記
憶装置などに広く利用されている。
が小さくビット単価が安くできるので、電子計算機の記
憶装置などに広く利用されている。
ところで、従来のダイナミックＲＡＭは、製造コストが
安くできるＮチャネル形のＭＯＳ ） ランジスタおよ
びＭＯＳキャパシタで構成しているが、高集積化が進む
につれて種々の問題が生じている。まず第１に、微細な
寸法のＭＯ３形素子に高電界が印加されることによって
発生するホットエレクトロンが、ダート酸化膜にドラッ
グされて生ずる誤動作の間ｉがある。この問題は特に五
極管動作するＮチャネル形のＭＯＳ ）ランジスタでは
深刻なものとなっている。
安くできるＮチャネル形のＭＯＳ ） ランジスタおよ
びＭＯＳキャパシタで構成しているが、高集積化が進む
につれて種々の問題が生じている。まず第１に、微細な
寸法のＭＯ３形素子に高電界が印加されることによって
発生するホットエレクトロンが、ダート酸化膜にドラッ
グされて生ずる誤動作の間ｉがある。この問題は特に五
極管動作するＮチャネル形のＭＯＳ ）ランジスタでは
深刻なものとなっている。
第２に、プリチャージしたビット線にメモリセルからの
信号を読み出すダイナミックセンス方式を採用している
ため、メモリセルの選択用ＭＯ８） ランジスタが五極
管動作になシ、ワード線の立ち上がシ時間の遅れやトラ
ンジスタのチャネル導電率の低下によってデータの読み
出し時間が長くなる欠点がある。
信号を読み出すダイナミックセンス方式を採用している
ため、メモリセルの選択用ＭＯ８） ランジスタが五極
管動作になシ、ワード線の立ち上がシ時間の遅れやトラ
ンジスタのチャネル導電率の低下によってデータの読み
出し時間が長くなる欠点がある。
第３に、微細化に伴なってキャパシタの容量が低下する
ため、メモリセルの記憶信号容量の減少を招いてしまう
。
ため、メモリセルの記憶信号容量の減少を招いてしまう
。
上記第１．第２の問題点を解決する一つの手段としてメ
モリセルのＣＭＯ８回路化が揚げられる・すなわち、ｃ
Ｍｏｓ回路化によって五極管動作の多いＮチャネル形の
負荷ＭＯ８）ランジスタをＰチャネル形のＭＯＳ ）ラ
ンジスタにおきがえ、これによってホットエレクトロン
の問題を回避するとともに、ビット線のグリチャーノミ
位をワード線のスタンドパイ電位と等しく設定すること
によシ、選択されたワード線の電位が立ち上がると高速
に選択用ＭＯ８）ランソスタがオン状態となシ、三極管
動作で信号を伝達する。例、ｔば、第１図に示すように
各メモリセルをＰチャネル形のＭＯＳ トランジスタＱ
ｌ とキャパシタＣとによって形成し、トランジスタ
Ｑ１の一端にビット線ＢＬを接続するとともに、ダート
にワードｍＷＬを接続する。そして、ピッ）線ＢＬの電
位をＶ。Ｃ（５Ｖ）レベルにプリチャージするとともに
、ワード線ＷＬのスタンドパイ時の電位をＶｃｃレベル
、選択されたワード線のみＶ、、（ＯＶ）レベルに低下
させて高速化を削るものである。
モリセルのＣＭＯ８回路化が揚げられる・すなわち、ｃ
Ｍｏｓ回路化によって五極管動作の多いＮチャネル形の
負荷ＭＯ８）ランジスタをＰチャネル形のＭＯＳ ）ラ
ンジスタにおきがえ、これによってホットエレクトロン
の問題を回避するとともに、ビット線のグリチャーノミ
位をワード線のスタンドパイ電位と等しく設定すること
によシ、選択されたワード線の電位が立ち上がると高速
に選択用ＭＯ８）ランソスタがオン状態となシ、三極管
動作で信号を伝達する。例、ｔば、第１図に示すように
各メモリセルをＰチャネル形のＭＯＳ トランジスタＱ
ｌ とキャパシタＣとによって形成し、トランジスタ
Ｑ１の一端にビット線ＢＬを接続するとともに、ダート
にワードｍＷＬを接続する。そして、ピッ）線ＢＬの電
位をＶ。Ｃ（５Ｖ）レベルにプリチャージするとともに
、ワード線ＷＬのスタンドパイ時の電位をＶｃｃレベル
、選択されたワード線のみＶ、、（ＯＶ）レベルに低下
させて高速化を削るものである。
しかし、上記のような構成では、メモリセルにＶ レベ
ルから■ｃｃレベルまでの５ｖの振幅Ｂ の電位を書き込むことはできない。これは、キャパシタ
に省き込まれる電位が選択用のＭＯＳ ）ランジスタＱ
１のしきい値電圧Ｖｔｈ１だけ低下するためで、第３の
問題として揚げたメモリセルの信号容量の減少に対処す
るためには、同一容量のキャパシタではメモリセルに電
源電圧いっばいの振幅を書き込めるようにした方が有利
である。このため、従来のＮチャネル形ダイナミックＲ
ＡＭにおいては、ワード線電位ヲ「Ｖｏｏ十Ｖｔｈ、」
以上にブートストラッグする手法が用いられている。し
かしながら、これを実現するためにはワード線選択用の
ＭＯＳ ）ランノスタのしきい値電圧による低下を考慮
する必要があるため「Ｖｃｃ＋２×■ｔｈ、」以上に昇
圧されたノードができ、微細化されたＭＯＳトランジス
タに高を界がかかるという点から好ましくない。
ルから■ｃｃレベルまでの５ｖの振幅Ｂ の電位を書き込むことはできない。これは、キャパシタ
に省き込まれる電位が選択用のＭＯＳ ）ランジスタＱ
１のしきい値電圧Ｖｔｈ１だけ低下するためで、第３の
問題として揚げたメモリセルの信号容量の減少に対処す
るためには、同一容量のキャパシタではメモリセルに電
源電圧いっばいの振幅を書き込めるようにした方が有利
である。このため、従来のＮチャネル形ダイナミックＲ
ＡＭにおいては、ワード線電位ヲ「Ｖｏｏ十Ｖｔｈ、」
以上にブートストラッグする手法が用いられている。し
かしながら、これを実現するためにはワード線選択用の
ＭＯＳ ）ランノスタのしきい値電圧による低下を考慮
する必要があるため「Ｖｃｃ＋２×■ｔｈ、」以上に昇
圧されたノードができ、微細化されたＭＯＳトランジス
タに高を界がかかるという点から好ましくない。
この発ψＪは上記のような事情に鑑みてなされたもので
、その目的とするところは、ポットエレクトロンの発生
を防止できるとともＩ／Ｃ’Ｓｆｒ連動作連動能であシ
、かつメモリセルの記憶信号の減少も防止できる高集積
化された半峙体ム”α憶装置を提供することである。
、その目的とするところは、ポットエレクトロンの発生
を防止できるとともＩ／Ｃ’Ｓｆｒ連動作連動能であシ
、かつメモリセルの記憶信号の減少も防止できる高集積
化された半峙体ム”α憶装置を提供することである。
すなわち、この発明においては、半導体基板と逆導電形
のウェル領域に形成さｔ″Ｌる複数のワード線とこれに
交差する複数のビット線との各交差位置に、情報を記憶
するメモリセルを配設してメモリセルアレーを形成し、
このメモリセルアレーを、第１電位を供給する第１の電
位供給源および第２電位を供給する第２電位供給源忙よ
って駆動する。さらに上記第１．第２＠位供給源から供
給される第ｘ、第ｚ電位に基づいて第３電位を発生する
基板バイアス発生回路を設け、この基板バイアス発生回
路の出力電位を半導体基板に印加するとともに、この電
位を選択さＴしたワーｌ−″線に印加し、選択されたメ
モリセルへの情報の！ｊき込みおよび読み出しのいずれ
かを行なうように構成したものである。
のウェル領域に形成さｔ″Ｌる複数のワード線とこれに
交差する複数のビット線との各交差位置に、情報を記憶
するメモリセルを配設してメモリセルアレーを形成し、
このメモリセルアレーを、第１電位を供給する第１の電
位供給源および第２電位を供給する第２電位供給源忙よ
って駆動する。さらに上記第１．第２＠位供給源から供
給される第ｘ、第ｚ電位に基づいて第３電位を発生する
基板バイアス発生回路を設け、この基板バイアス発生回
路の出力電位を半導体基板に印加するとともに、この電
位を選択さＴしたワーｌ−″線に印加し、選択されたメ
モリセルへの情報の！ｊき込みおよび読み出しのいずれ
かを行なうように構成したものである。
以下、この発明の一丈施例について図面ｆ：＃照して説
明する。第２図において、ｌノは第１導電形（Ｐ形）の
半導体基板で、この基板１１内釦は第２導電形（Ｎ形）
のウェル領域１２が形成される。ウェル領域１２には選
択用ＭＯ８ｌ−ランジスタのソース、ドレイン領域とな
るＰ形の不純物領域１３１，１３２が所定間隔離間して
形成され、この領域１３（，１３２間上にケ゛−ト絶縁
膜１４を介してダート電極Ｉ５が形成される。前記不純
物領域ｚｓ１にはＰ−形の不純物領域１６が結合して設
けられ、この領域１６上に絶縁膜１７を介してキャパシ
タ用の電極１８が形成される。さらに、前記不純物領域
１３２にはビット線を構成する配ａ層１９が接続さｎる
。なお、等価回路は第１図と同様である。
明する。第２図において、ｌノは第１導電形（Ｐ形）の
半導体基板で、この基板１１内釦は第２導電形（Ｎ形）
のウェル領域１２が形成される。ウェル領域１２には選
択用ＭＯ８ｌ−ランジスタのソース、ドレイン領域とな
るＰ形の不純物領域１３１，１３２が所定間隔離間して
形成され、この領域１３（，１３２間上にケ゛−ト絶縁
膜１４を介してダート電極Ｉ５が形成される。前記不純
物領域ｚｓ１にはＰ−形の不純物領域１６が結合して設
けられ、この領域１６上に絶縁膜１７を介してキャパシ
タ用の電極１８が形成される。さらに、前記不純物領域
１３２にはビット線を構成する配ａ層１９が接続さｎる
。なお、等価回路は第１図と同様である。
前記半導体基板１１には基板電位Ｖ１１１１（第３電位
）が印加され、ウェル領域１２には電位Ｖｃｃ（第２電
位）が印加される。また、ワードＨｗｒ、には上記第２
電位Ｖ。Ｃと第３電位ＶＢ□間の振幅を有するメモリセ
ル選択信号が供給され・ビット線ＥＬＫは第２電位ｖｃ
ｃと電位ｖｓｓ（第１電位）間の振幅を治する記憶情報
信号が供給されるようになっている。前記各電位は、「
ｖｃｃ＞ｖ３８〉ｖＨＢ」を満ｆ？−ｆｒｆＪ係Ｋｐｙ
、、。
）が印加され、ウェル領域１２には電位Ｖｃｃ（第２電
位）が印加される。また、ワードＨｗｒ、には上記第２
電位Ｖ。Ｃと第３電位ＶＢ□間の振幅を有するメモリセ
ル選択信号が供給され・ビット線ＥＬＫは第２電位ｖｃ
ｃと電位ｖｓｓ（第１電位）間の振幅を治する記憶情報
信号が供給されるようになっている。前記各電位は、「
ｖｃｃ＞ｖ３８〉ｖＨＢ」を満ｆ？−ｆｒｆＪ係Ｋｐｙ
、、。
第３図は、前記第３電位Ｖ０を出力する基板バイアス発
生回路（テヤーノボング回路）を示スモので、メモリセ
ルアレーと同一の半導体基板上に形成さｎる。このチャ
ーノポンプ回路は、発振回路２１．この発振回路２１の
出力が一方の電極に印加されるキャパシタ２２、および
出力端子２３と接地点（第１電位）ｖｓｓ間に直列接続
されその接続点が前記キャパシタ２２の他方の電極に接
続されるＭＯＳトランジスタＱ２ 。
生回路（テヤーノボング回路）を示スモので、メモリセ
ルアレーと同一の半導体基板上に形成さｎる。このチャ
ーノポンプ回路は、発振回路２１．この発振回路２１の
出力が一方の電極に印加されるキャパシタ２２、および
出力端子２３と接地点（第１電位）ｖｓｓ間に直列接続
されその接続点が前記キャパシタ２２の他方の電極に接
続されるＭＯＳトランジスタＱ２ 。
Ｑ３とから成シ、トランジスタＱ２のダートは出力端子
２３に接続され、トランジスタＱ３のダートはトランジ
スタＱ２とＱ３との接続点に接続される。そして、出力
端子２３がら変換された電位ｖｆｌＢを得るように構成
されている。
２３に接続され、トランジスタＱ３のダートはトランジ
スタＱ２とＱ３との接続点に接続される。そして、出力
端子２３がら変換された電位ｖｆｌＢを得るように構成
されている。
第４図は、前記第３電位ｖＢＢをワード線に印加して駆
動するためのワード線駆動回路を示すもので、アドレス
入力信号Ａ’ｌ’１． Ａ＊□＋ 山ｒ Ａ”ｎがノア
回路２４ｉに供給され、このノア回路２４Ｉの出力端子
はインバータ回路２５１を介してトランジスタＱ４のゲ
ートに接続される。
動するためのワード線駆動回路を示すもので、アドレス
入力信号Ａ’ｌ’１． Ａ＊□＋ 山ｒ Ａ”ｎがノア
回路２４ｉに供給され、このノア回路２４Ｉの出力端子
はインバータ回路２５１を介してトランジスタＱ４のゲ
ートに接続される。
ここでＡ”ｌはアドレス信号ＡＩまたはその補信号Ａｉ
のいづれか一方を意味する。トランジスタＱ４の一端は
データ読み出し時のワード線電位設定信号φが供給され
る端子２６に接続され、他端はダートが前記ノア回路２
４ｉの出力端に接続されたトランジスタＱｓを介して電
源電位（第２電位）ｖｃｃが印加される端子２７に接続
される。上記トランジスタＱ４ 、Ｑ５の接続点には
ワード線ＷＬ＋の一端が接続され、ワード９線ＷＬ ｉ
の他端は書き込み時のワード線電位設定信号φＷＬが印
加さｎる端子２８と前記チャージポング回路の出力電位
ｖＩＩＢが印加される端子２９との間に直列接続された
トランジスタＱ６１Ｑ７のダートに接続される。さらに
、トランジスタＱ６１Ｑ７のダートと前記端子２９との
間にトランジスタＱ８が接続され、このトランジスタＱ
８のダートはトランジスタＱ６とＱ７との接続点に接続
される。
のいづれか一方を意味する。トランジスタＱ４の一端は
データ読み出し時のワード線電位設定信号φが供給され
る端子２６に接続され、他端はダートが前記ノア回路２
４ｉの出力端に接続されたトランジスタＱｓを介して電
源電位（第２電位）ｖｃｃが印加される端子２７に接続
される。上記トランジスタＱ４ 、Ｑ５の接続点には
ワード線ＷＬ＋の一端が接続され、ワード９線ＷＬ ｉ
の他端は書き込み時のワード線電位設定信号φＷＬが印
加さｎる端子２８と前記チャージポング回路の出力電位
ｖＩＩＢが印加される端子２９との間に直列接続された
トランジスタＱ６１Ｑ７のダートに接続される。さらに
、トランジスタＱ６１Ｑ７のダートと前記端子２９との
間にトランジスタＱ８が接続され、このトランジスタＱ
８のダートはトランジスタＱ６とＱ７との接続点に接続
される。
上記のような構成において第５図のタイミングチャート
を参照して動作説明する。アドレス信号Ａ１１Ａ２１・
・・＋ ＡｎがＩＩ ｖ、１ｌｓＩＩレベルとＩｌｖ、
ｃ′ｌレベルのいづれかで変化すると、選択された行の
ノア回路２４１を除いて、他のノア回路の出力はプリチ
ャージレベル“ｖｃｃｌｌから“”ｓｓ’″レベルとな
る。従って、選択された行のトランジスタＱ４がオン状
態、Ｑｌｌがオフ状態となシ、選択さｎない行のトラン
ジスタＱ４がオフ状態、Ｑ６がオン状態となる。この時
、信号φが゛ｌ、、１ルベルに立ち下がると、選択され
たワード°線ＷＬ＋（７）電位は［ｖｓｓ＋１ＶＴｐ
Ｉ Ｊ（ＶＴｐはＰｆヤネル形ＭＯ８トランジスタのし
きい値電圧）となる。
を参照して動作説明する。アドレス信号Ａ１１Ａ２１・
・・＋ ＡｎがＩＩ ｖ、１ｌｓＩＩレベルとＩｌｖ、
ｃ′ｌレベルのいづれかで変化すると、選択された行の
ノア回路２４１を除いて、他のノア回路の出力はプリチ
ャージレベル“ｖｃｃｌｌから“”ｓｓ’″レベルとな
る。従って、選択された行のトランジスタＱ４がオン状
態、Ｑｌｌがオフ状態となシ、選択さｎない行のトラン
ジスタＱ４がオフ状態、Ｑ６がオン状態となる。この時
、信号φが゛ｌ、、１ルベルに立ち下がると、選択され
たワード°線ＷＬ＋（７）電位は［ｖｓｓ＋１ＶＴｐ
Ｉ Ｊ（ＶＴｐはＰｆヤネル形ＭＯ８トランジスタのし
きい値電圧）となる。
従って、ビットｆｅ３Ａ Ｂ Ｌを′ｖ、ｏｌＩレベル
にプリチヤージすれは、メモリセルの選択用トランジス
タはワード線電位が「ＶＣＣ”ＴＰＩＪまで低下すると
オン状態となシ、以降はこの選択用トランジスタが三極
管動作するので、データの読み出しが高速化でき、かつ
高感度である。
にプリチヤージすれは、メモリセルの選択用トランジス
タはワード線電位が「ＶＣＣ”ＴＰＩＪまで低下すると
オン状態となシ、以降はこの選択用トランジスタが三極
管動作するので、データの読み出しが高速化でき、かつ
高感度である。
また、書き込みおよび再書き込み”の場合は、ワード線
電位を” ｓｓ Ｉ ｖ７ｐ ｌ Ｊまで下げる必要
がある。こｎはメモリセルにＶｓｓレベルヲ書キ込むた
めで、この時は信号φＷＬを“ｖｓｓ”レベルからｖ
、ｃＩＩレベルに上昇させる。ワード線ＷＬ１がｒＶ８
８＋ＩＶＴＰＩＪであると、トランジスタＱ６がオン状
態、Ｑ７かオフ状態であるので、トランジスタＱ ｓ
＋ Ｑ ７の接続点Ａの電位が上昇する。この電位は
、端子２８．接続点Ａ、端子２９なる貫通電流による抵
抗分割で決まる値（Ｖｏｃ−ΔＶ）となる。なお、トラ
ンジスタＱ７は電流容量を小さく設定すれば貫通電流は
少なく、またこの貫通電流は選択された行しか流れない
ので特に問題とはならない。また、電位ｖＢＲの変化も
この電位ｖＢ１１が基板に印加されているため容量が大
きくほとんど無視できる。信号φＷＬを”ｖｃｃ″レベ
ルから所定時間後に”■ｓｓ＃レベル姉戻せば貫通電流
はなくなる。この場合１接続点Ａは°ｖＢＢ’レベルに
戻らず、”ｖ ｓ８１ルベルとなるので、ワード線が７
０−テインク状態になることもなく、電位ＶＢｎＫ設定
される。ただし「ｖｓ、−■、！８〉ｖＢＢ」カ満タサ
レテいルモノトする。
電位を” ｓｓ Ｉ ｖ７ｐ ｌ Ｊまで下げる必要
がある。こｎはメモリセルにＶｓｓレベルヲ書キ込むた
めで、この時は信号φＷＬを“ｖｓｓ”レベルからｖ
、ｃＩＩレベルに上昇させる。ワード線ＷＬ１がｒＶ８
８＋ＩＶＴＰＩＪであると、トランジスタＱ６がオン状
態、Ｑ７かオフ状態であるので、トランジスタＱ ｓ
＋ Ｑ ７の接続点Ａの電位が上昇する。この電位は
、端子２８．接続点Ａ、端子２９なる貫通電流による抵
抗分割で決まる値（Ｖｏｃ−ΔＶ）となる。なお、トラ
ンジスタＱ７は電流容量を小さく設定すれば貫通電流は
少なく、またこの貫通電流は選択された行しか流れない
ので特に問題とはならない。また、電位ｖＢＲの変化も
この電位ｖＢ１１が基板に印加されているため容量が大
きくほとんど無視できる。信号φＷＬを”ｖｃｃ″レベ
ルから所定時間後に”■ｓｓ＃レベル姉戻せば貫通電流
はなくなる。この場合１接続点Ａは°ｖＢＢ’レベルに
戻らず、”ｖ ｓ８１ルベルとなるので、ワード線が７
０−テインク状態になることもなく、電位ＶＢｎＫ設定
される。ただし「ｖｓ、−■、！８〉ｖＢＢ」カ満タサ
レテいルモノトする。
このような構成によれば、電位■ＢＢにプートストラッ
プをかけてさらに低い（あるいは高い）電位を得ること
なくメモリセルに電源電圧の振幅（“ｖｓｓ”レベルか
ら“ｖ０ルベル）の信号を書き込めるので高電界が印加
さｎるノードはない。また０ＭＯ３構成であるためホッ
トエレクトロンの発生を大幅に低減でき、高速な読み出
しを実現できるのみならず、記憶信号量を増加できるの
で確実な動作が得られる。
プをかけてさらに低い（あるいは高い）電位を得ること
なくメモリセルに電源電圧の振幅（“ｖｓｓ”レベルか
ら“ｖ０ルベル）の信号を書き込めるので高電界が印加
さｎるノードはない。また０ＭＯ３構成であるためホッ
トエレクトロンの発生を大幅に低減でき、高速な読み出
しを実現できるのみならず、記憶信号量を増加できるの
で確実な動作が得られる。
なお、上記実施例ではＰ形の半導体基板内にＮ形のウェ
ル領域を形成し、とのウェル領域内にダイナミックメモ
リセルアレイを形成したが、Ｎ形の半導体基板内にＰ形
のウェル領域を形成し、ウェル領域内圧ダイナミックメ
モリセルアレーを形成しても良い。また、半導体基板内
にダイナミックメモリセルアレーを形成し、半導体基板
内に形成したウェル領域にチャージポング回路の出力電
位ＶｌｌＢを印加するようにしても同様な効果が得られ
る。
ル領域を形成し、とのウェル領域内にダイナミックメモ
リセルアレイを形成したが、Ｎ形の半導体基板内にＰ形
のウェル領域を形成し、ウェル領域内圧ダイナミックメ
モリセルアレーを形成しても良い。また、半導体基板内
にダイナミックメモリセルアレーを形成し、半導体基板
内に形成したウェル領域にチャージポング回路の出力電
位ＶｌｌＢを印加するようにしても同様な効果が得られ
る。
以上説明し／こようにこの発明によれば、ホットエレク
トロンの発生を防止できるとともに高速動作が可能でメ
ジ、かつメモリセルの記憶信号の減少も防止できる高集
積化された半導体記憶装置が得らｎる。
トロンの発生を防止できるとともに高速動作が可能でメ
ジ、かつメモリセルの記憶信号の減少も防止できる高集
積化された半導体記憶装置が得らｎる。
第１図は従来およびこの発明の一実施例に係る半導体記
憶装置のメモリセルを示す回路図、第２図はこの発明の
一実施例に係る半導体記憶装置におけるメモリセルの断
面構成図、第３図は前記第２図における基板電位を発生
゛する／Ｃめの基板電位発生回路を示す図、第４図はワ
ード線を駆動するワード線駆動回路を示す回路図、第５
図は前記第４図の回路の動作を説ψｊするためのタイミ
ングチャートである。
憶装置のメモリセルを示す回路図、第２図はこの発明の
一実施例に係る半導体記憶装置におけるメモリセルの断
面構成図、第３図は前記第２図における基板電位を発生
゛する／Ｃめの基板電位発生回路を示す図、第４図はワ
ード線を駆動するワード線駆動回路を示す回路図、第５
図は前記第４図の回路の動作を説ψｊするためのタイミ
ングチャートである。
Claims (3)
- （１） 半導体基板と、この半導体基板と逆導電形の
ウェル領域に形成され複数のワード線とこれに交差する
複数のビット線との各交差位置にマトリックス状に配設
され情報を記憶するメモリセルアレーと、このメモリセ
ルアレーを駆動する、第１電位を供給する第１の電位供
給源および第２電位を供給する第２電位供給源と、上記
第１．第２電位供給源から供給される第１゜第２電位に
基づいて第３電位を発生して前記半導体基板に印加する
基板バイアス発生回路と、この基板バイアス発生回路か
ら出力される第３電位を選択されたワード線に印加する
手段とを具備し、選択されたメモリセルへの情報の書き
込みおよび読み出しのいず九かを行なうように構成した
ことを特徴とする半導体記憶装置。 - （２） 前記半導体基板はＰ形で必シ、第３電位は第
１電位よシ低い電位であることを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。 - （３） ｍ記半縛体基板はＮ形であｐ、第３電位は第
２電位よシ高い電位であることを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076460A JPS59201464A (ja) | 1983-04-30 | 1983-04-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076460A JPS59201464A (ja) | 1983-04-30 | 1983-04-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59201464A true JPS59201464A (ja) | 1984-11-15 |
| JPS6146978B2 JPS6146978B2 (ja) | 1986-10-16 |
Family
ID=13605767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076460A Granted JPS59201464A (ja) | 1983-04-30 | 1983-04-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201464A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6179935A (ja) * | 1984-09-28 | 1986-04-23 | Yamatake Honeywell Co Ltd | 放射熱遮断ダクト |
| JPS61265792A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体記憶回路 |
| JPS6364359A (ja) * | 1986-09-04 | 1988-03-22 | Sony Corp | 半導体記憶装置 |
| US5822267A (en) * | 1986-07-18 | 1998-10-13 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
-
1983
- 1983-04-30 JP JP58076460A patent/JPS59201464A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6179935A (ja) * | 1984-09-28 | 1986-04-23 | Yamatake Honeywell Co Ltd | 放射熱遮断ダクト |
| JPS61265792A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体記憶回路 |
| US6125075A (en) * | 1985-07-22 | 2000-09-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6363029B1 (en) | 1985-07-22 | 2002-03-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6970391B2 (en) | 1985-07-22 | 2005-11-29 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US5822267A (en) * | 1986-07-18 | 1998-10-13 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US7002856B2 (en) | 1986-07-18 | 2006-02-21 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JPS6364359A (ja) * | 1986-09-04 | 1988-03-22 | Sony Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6146978B2 (ja) | 1986-10-16 |
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