JPS6126703B2 - - Google Patents
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- Publication number
- JPS6126703B2 JPS6126703B2 JP56128100A JP12810081A JPS6126703B2 JP S6126703 B2 JPS6126703 B2 JP S6126703B2 JP 56128100 A JP56128100 A JP 56128100A JP 12810081 A JP12810081 A JP 12810081A JP S6126703 B2 JPS6126703 B2 JP S6126703B2
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic processing
- storage
- control device
- speed buffer
- input
- Prior art date
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/061—Improving I/O performance
- G06F3/0613—Improving I/O performance in relation to throughput
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0656—Data buffering arrangements
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、情報処理装置に関し、特に、入出力
制御装置と演算処理装置の高速バツフアメモリ間
の情報転送に関するものである。
制御装置と演算処理装置の高速バツフアメモリ間
の情報転送に関するものである。
情報処理システムに投入されるジヨブは、磁気
デイスク等の大容量ランダムアクセス装置に一度
格納され、その後システムソフトウエアによりそ
のジヨブ実行のためのスケジユーリング及びシス
テム資源が割当てられ、そのジヨブが記憶装置に
上記大容量ランダムアクセス装置より主記憶装置
に格納されたあとに、演算処理装置でそのジヨブ
プログラム実行のために時間が割当てられ、制御
が移される。
デイスク等の大容量ランダムアクセス装置に一度
格納され、その後システムソフトウエアによりそ
のジヨブ実行のためのスケジユーリング及びシス
テム資源が割当てられ、そのジヨブが記憶装置に
上記大容量ランダムアクセス装置より主記憶装置
に格納されたあとに、演算処理装置でそのジヨブ
プログラム実行のために時間が割当てられ、制御
が移される。
演算処理装置に有する高速バツフアメモリは、
記憶階層を構成するものであり、一度アクセスし
た主記憶情報の写しを保持することにより、一度
アクセスした情報は記憶装置をアクセスせず高速
バツフアメモリより得られることによりその実行
時間が短くなり、システム性能を向上させること
になる（情報処理JULY，1972，Vol，13 No.7，
467ページ〜473ページ、情報処理AUG.，1972，
Vol.13 No.8，540ページ〜546ページ参照）。
記憶階層を構成するものであり、一度アクセスし
た主記憶情報の写しを保持することにより、一度
アクセスした情報は記憶装置をアクセスせず高速
バツフアメモリより得られることによりその実行
時間が短くなり、システム性能を向上させること
になる（情報処理JULY，1972，Vol，13 No.7，
467ページ〜473ページ、情報処理AUG.，1972，
Vol.13 No.8，540ページ〜546ページ参照）。
一般に、演算処理装置には一組の高速バツフア
メモリしか有していないために、ジヨブの切りか
わりの直後の時点で見れば高速バツフアメモリに
必要な情報はなく、必ず主記憶をアクセスする必
要があるという欠点があつた。
メモリしか有していないために、ジヨブの切りか
わりの直後の時点で見れば高速バツフアメモリに
必要な情報はなく、必ず主記憶をアクセスする必
要があるという欠点があつた。
本発明は従来の技術に内在する上記欠点を克服
する為になされたものであり、従つて本発明の目
的は、演算処理装置に２組の高速バツフアメモリ
を備え、システムソフトウエアが大容量ランダム
アクセス装置より記憶装置にジヨブプログラムを
格納すると同時に、演算処理装置の２組の高速バ
ツフアメモリの一方にそのプログラムを格納する
ことにより、そのジヨブプログラムに制御が移さ
れた時に記憶装置をアクセスする頻度を少なく、
すなわち、高速バツフアメモリのヒツト率を高く
してシステム性能を向上できる新規な情報処理装
置を提供することにある。
する為になされたものであり、従つて本発明の目
的は、演算処理装置に２組の高速バツフアメモリ
を備え、システムソフトウエアが大容量ランダム
アクセス装置より記憶装置にジヨブプログラムを
格納すると同時に、演算処理装置の２組の高速バ
ツフアメモリの一方にそのプログラムを格納する
ことにより、そのジヨブプログラムに制御が移さ
れた時に記憶装置をアクセスする頻度を少なく、
すなわち、高速バツフアメモリのヒツト率を高く
してシステム性能を向上できる新規な情報処理装
置を提供することにある。
本発明の上記目的は、複数組の高速バツフアメ
モリを有する演算処理装置、入出力制御装置、記
憶装置、前記演算処理装置と前記記憶装置間及び
前記入出力制御装置と前記記憶装置間の情報授受
を制御する記憶制御装置より構成され、前記入出
力制御装置より前記記憶装置に格納するデータの
アドレス情報と前記記憶制御装置内の領域レジス
タの内容を比較し領域内であればそのデータを前
記演算処理装置に送出しまえもつて指定された高
速バツフアメモリに上記データを格納する情報処
理装置、によつて達成される。
モリを有する演算処理装置、入出力制御装置、記
憶装置、前記演算処理装置と前記記憶装置間及び
前記入出力制御装置と前記記憶装置間の情報授受
を制御する記憶制御装置より構成され、前記入出
力制御装置より前記記憶装置に格納するデータの
アドレス情報と前記記憶制御装置内の領域レジス
タの内容を比較し領域内であればそのデータを前
記演算処理装置に送出しまえもつて指定された高
速バツフアメモリに上記データを格納する情報処
理装置、によつて達成される。
次に本発明について第１図の一実施例を参照し
ながら詳細に説明する。
ながら詳細に説明する。
第１図の入出力制御装置１は磁気デイスク等の
周辺制御装置を制御する装置である。記憶装置２
は情報処理システムの演算処理装置４で実行する
プログラムに必要なデータを記憶する。記憶制御
装置３は入出力制御装置１と記憶装置２間及び演
算処理装置４と記憶装置２の情報授受の制御を行
なう。
周辺制御装置を制御する装置である。記憶装置２
は情報処理システムの演算処理装置４で実行する
プログラムに必要なデータを記憶する。記憶制御
装置３は入出力制御装置１と記憶装置２間及び演
算処理装置４と記憶装置２の情報授受の制御を行
なう。
演算処理装置４は２組の高速バツフアメモリ４
０１，４０２を有し、現在実行しているプログラ
ムでいずれの高速バツフアメモリを使用するかは
制御レジスタ４１０により指示される。例えば、
制御レジスタ４１０が論理“０”なら高速バツフ
アメモリ４０１側が現在演算処理装置で実行して
いるプログラムで利用されていることを示し、論
理“１”なら高速バツフアメモリ４０２が利用さ
れていることを示す。
０１，４０２を有し、現在実行しているプログラ
ムでいずれの高速バツフアメモリを使用するかは
制御レジスタ４１０により指示される。例えば、
制御レジスタ４１０が論理“０”なら高速バツフ
アメモリ４０１側が現在演算処理装置で実行して
いるプログラムで利用されていることを示し、論
理“１”なら高速バツフアメモリ４０２が利用さ
れていることを示す。
記憶制御装置３の領域レジスタ３０１はシステ
ムソフトウエアによりセツトされるレジスタであ
る。この領域レジスタ３０１は、システムソフト
ウエアが入出力制御装置１にプログラムロード命
令を出す前にそのプログラムがロードされる記憶
装置２の開始番地ともの終了番地あるいは演算処
理装置４の高速バツフアメモリのサイズに開始番
地を加えたものの小い方の値がセツトされる。こ
のあと、プログラムロード命令を入出力制御装置
１に対し送出する。
ムソフトウエアによりセツトされるレジスタであ
る。この領域レジスタ３０１は、システムソフト
ウエアが入出力制御装置１にプログラムロード命
令を出す前にそのプログラムがロードされる記憶
装置２の開始番地ともの終了番地あるいは演算処
理装置４の高速バツフアメモリのサイズに開始番
地を加えたものの小い方の値がセツトされる。こ
のあと、プログラムロード命令を入出力制御装置
１に対し送出する。
入出力制御装置１はこの指示によりデータ転送
の動作を開始する。
の動作を開始する。
入出力制御装置１がアドレス情報及びデータを
記憶制御装置３に送つて来た時に、記憶制御装置
３は、これを記憶装置２に送出すると同時に、コ
マンドデコーダ３０２でその動作を判断し、もし
記憶装置２への書込動作であれば、アドレス情報
と領域レジスタ３０１の内容を比較回路３０３で
比較し、もし領域内ならば、領域内信号３０４を
演算処理装置４に送出する。この時、データ及び
アドレス情報もバス３０５を経て演算処理装置４
に送出する。
記憶制御装置３に送つて来た時に、記憶制御装置
３は、これを記憶装置２に送出すると同時に、コ
マンドデコーダ３０２でその動作を判断し、もし
記憶装置２への書込動作であれば、アドレス情報
と領域レジスタ３０１の内容を比較回路３０３で
比較し、もし領域内ならば、領域内信号３０４を
演算処理装置４に送出する。この時、データ及び
アドレス情報もバス３０５を経て演算処理装置４
に送出する。
バス３０６は演算処理装置４と記憶制御装置
３、記憶装置２間の通常パスである。
３、記憶装置２間の通常パスである。
演算処理装置４のバススイツチ４０３，４０４
は制御レジスタ４１０の内容によりバス３０５又
はバス３０６のいずれかを選択する。制御レジス
タ４１０が論理“０”であると、現在演算制御処
理装置４で実行しているジヨブで使用されている
高速バツフアメモリは前述の通り４０１であるか
ら、バススイツチ４０３はバス３０６側を選択し
ており、演算制御装置４で実行しているジヨブで
記憶装置２をアクセスし、そのデータバスを選択
している。
は制御レジスタ４１０の内容によりバス３０５又
はバス３０６のいずれかを選択する。制御レジス
タ４１０が論理“０”であると、現在演算制御処
理装置４で実行しているジヨブで使用されている
高速バツフアメモリは前述の通り４０１であるか
ら、バススイツチ４０３はバス３０６側を選択し
ており、演算制御装置４で実行しているジヨブで
記憶装置２をアクセスし、そのデータバスを選択
している。
一方、バススイツチ４０４はバス３０５側を選
択しており、領域内信号３０４がきた時バス３０
５の出力を高速バツフアメモリ４０２に格納す
る。
択しており、領域内信号３０４がきた時バス３０
５の出力を高速バツフアメモリ４０２に格納す
る。
上記に述べた如く、入出力動作中演算処理装置
４で実行しているジヨブで使用されていない高速
バツフアメモリ４０２に入出力制御装置１より記
憶制御装置３を経て情報が格納される。
４で実行しているジヨブで使用されていない高速
バツフアメモリ４０２に入出力制御装置１より記
憶制御装置３を経て情報が格納される。
現在演算処理装置４で実行しているプログラム
が終了あるいは中断し、上記に述べた入出力動作
で記憶装置２及び高速バツフアメモリ４０２に格
納されたプログラムにシステムソフトウエアが制
御を移す前に、システムソフトウエアは制御レジ
スタ４１０を論理“１”にする。このあと制御を
上記のプログラムに移す。これにより、これ以後
演算処理装置４は高速バツフアメモリ４０２を利
用する。
が終了あるいは中断し、上記に述べた入出力動作
で記憶装置２及び高速バツフアメモリ４０２に格
納されたプログラムにシステムソフトウエアが制
御を移す前に、システムソフトウエアは制御レジ
スタ４１０を論理“１”にする。このあと制御を
上記のプログラムに移す。これにより、これ以後
演算処理装置４は高速バツフアメモリ４０２を利
用する。
また、別のジヨブプログラムのロードの際に、
入出力動作に先だつてシステムソフトウエアは領
域レジスタ３０１にそのプログラムの記憶装置の
領域格納番地をセツトすることは前述の通りであ
る。
入出力動作に先だつてシステムソフトウエアは領
域レジスタ３０１にそのプログラムの記憶装置の
領域格納番地をセツトすることは前述の通りであ
る。
本発明には、以上説明したように、入出力動作
中記憶装置と高速バツフアメモリに同時に情報を
格納するように構成することにより、システム性
能の向上が図れるという効果がある。
中記憶装置と高速バツフアメモリに同時に情報を
格納するように構成することにより、システム性
能の向上が図れるという効果がある。
第１図は本発明の一実施例を示すブロツク構成
図である。 １…入出力制御装置、２…記憶装置、３…記憶
制御装置、４…演算処理装置、３０１…領域レジ
スタ、３０２…コマンドレコーダ、３０３…比較
回路、３０４…領域内信号、３０５，３０６…バ
ス、４０１，４０２…高速バツフアメモリ、４０
３，４０４…バススイツチ、４１０…制御レジス
タ。
図である。 １…入出力制御装置、２…記憶装置、３…記憶
制御装置、４…演算処理装置、３０１…領域レジ
スタ、３０２…コマンドレコーダ、３０３…比較
回路、３０４…領域内信号、３０５，３０６…バ
ス、４０１，４０２…高速バツフアメモリ、４０
３，４０４…バススイツチ、４１０…制御レジス
タ。
Claims (1)
- １ 複数組の高速バツフアメモリを有する演算処
理装置、入出力制御装置、記憶装置、該記憶装置
と前記演算処理装置間及び前記記憶装置と前記入
出力制御装置間の情報授受を制御する記憶制御装
置より構成される情報処理装置に於て、前記入出
力制御装置より前記記憶装置に格納するデータの
アドレス情報と前記記憶制御装置内の領域レジス
タの内容とを比較し領域内であればそのデータを
前記演算処理装置に送出し、まえもつて指定され
た高速バツフアメモリに上記データを格納するこ
とを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128100A JPS5829188A (ja) | 1981-08-15 | 1981-08-15 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128100A JPS5829188A (ja) | 1981-08-15 | 1981-08-15 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5829188A JPS5829188A (ja) | 1983-02-21 |
| JPS6126703B2 true JPS6126703B2 (ja) | 1986-06-21 |
Family
ID=14976389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128100A Granted JPS5829188A (ja) | 1981-08-15 | 1981-08-15 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829188A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60258660A (ja) * | 1984-06-05 | 1985-12-20 | Fujitsu Ltd | キヤシユメモリ制御方式 |
-
1981
- 1981-08-15 JP JP56128100A patent/JPS5829188A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5829188A (ja) | 1983-02-21 |
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