JPS6115459B2 - - Google Patents
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- Publication number
- JPS6115459B2 JPS6115459B2 JP53060254A JP6025478A JPS6115459B2 JP S6115459 B2 JPS6115459 B2 JP S6115459B2 JP 53060254 A JP53060254 A JP 53060254A JP 6025478 A JP6025478 A JP 6025478A JP S6115459 B2 JPS6115459 B2 JP S6115459B2
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- address information
- buffer memory
- data
- processing device
- Prior art date
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- 238000010586 diagram Methods 0.000 description 4
- 241000255925 Diptera Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置に関し、特にバツフア
メモリを有するデータ処理装置に関する。 従来、この種のデータ処理装置では、処理の高
速化を計るために、一般にデータの読み出しはそ
の処理に先行して実施されていた。 したがつて、データを処理する装置よりバツフ
アメモリへのアクセスは、バツフアメモリの状態
にかかわらず連続して実施されていた。 このため、先行するアクセスに対応するデータ
がバツフアメモリ上で有効でないなどの理由によ
り、主メモリからバツフアメモリへのブロツク転
送を実施しているときには、続くアクセスは実行
中のブロツク転送が終了するまで待たされるか、
またはブロツク転送に関連のないアクセスのみが
その実行を許されていた。すなわち、ブロツク転
送中は、主メモリからの転送データをバツフアメ
モリへ書き込むために、バツフアメモリが占有さ
れ、後続するアクセスを処理することが困難であ
つた。 本発明の目的は、上記従来の問題点を解決する
ために、ブロツク転送中のデータブロツクをバツ
フアメモリを介することなく送出できるようにし
たデータ処理装置を提供することにある。 本発明は、バツフアメモリをアクセスする処理
装置と、主メモリから前記バツフアメモリへのブ
ロツク転送を制御するメモリ制御装置と、前記処
理装置からのアドレス情報を格納する第１のアド
レスと、前記主メモリから前記バツフアメモリへ
のブロツク転送において転送中のデータブロツク
のアドレス情報を格納する第２のアドレスと、こ
の第２のアドレスと前記第１のアドレスとの情報
を比較する比較回路を備えていることを特徴とす
るデータ処理装置を提供することにある。 次に本発明の実施例について図面を参照して説
明する。 第１図は構成図を示し、以下の説明においては
繁雑を避けるためにデータの読み出しを実施する
構成について説明する。第１図において、データ
処理装置１０は、処理装置１１、バツフアメモリ
１２、レジスタ１３、レジスタ１４、メモリ制御
装置１５およびアドレス比較回路１６を有してい
て、２０は主メモリ、１１１〜１１３，１２１〜
１２２，１３１，１４１，１５１〜１５３，１６
１および２０１〜２０２は信号線を示す。 第２図はレジスタ１３およびレジスタ１４のア
ドレス情報の内容を示し、19ビツトからなるブロ
ツクアドレスＢと３ビツトからなるワードアドレ
スＷより構成され、16Mバイトの主メモリ２０に
おける実アドレス空間を表現している。 第３図は８回に分けて実施されるブロツク配送
形式の説明図である。 次に上記構成の本発明に係るデータ処理装置１
０において処理装置１１がデータの読み出しを実
施した場合について説明する。まず、処理装置１
１は、信号線１１１により該当するアドレス情報
をレジスタ１３に格納するとともに、信号線１１
２によりメモリ制御装置１５に対し読み出しを指
示する。これにより、メモリ制御装置１５は、信
号線１５４によりバツフアメモリ１２に対しレジ
スタ１３の内容に対応するデータがバツフアメモ
リ１２内に存在するか否かを検索する指示を与え
る。 バツフアメモリ１２は、信号線１５４の指示に
応答して、レジスタ１３のアドレス情報に対応す
るデータブロツクがバツフアメモリ１２内に存在
するか否かを検索し、存在する場合は該当するデ
ータを信号線１２１に送出するとともに、メモリ
制御装置１５に信号線１２２によりその旨を知ら
せる。 メモリ制御装置１５は、信号線１２２によりレ
ジスタ１３のアドレス情報に対応するデータが、
信号線１２１により処理装置１１に送出されたこ
とを知らされると該処理装置１１に対し、信号線
１５３により信号線１２１の情報を受けるよう指
示するとともに、信号線１５１により読み出し動
作が完了したことを報告する。また、前記信号線
１５４によるバツフアメモリ１２への検索指示に
おいて、バツフアメモリ１２内にデータブロツク
が存在しない場合には、バツフアメモリ１２は、
メモリ制御装置１５に信号線１２２によりその旨
を知らせる。 メモリ制御装置１５は、信号線１２２によりレ
ジスタ１３のアドレス情報に対応する情報がバツ
フアメモリ１２内に存在しないことを知らされる
と、信号線１５２により主メモリ２０に対し、レ
ジスタ１３のアドレス情報によりブロツク転送を
開始するよう指示するとともに、レジスタ１３の
アドレス情報をレジスタ１４に移し、レジスタ１
３に後続する読み出し動作のためのアドレス情報
が格納できるようにする。このようにしてメモリ
制御装置１５より読み出しを指示された主メモリ
２０は、上記アドレス情報に該当するデータブロ
ツクを信号線２０１を送出するとともに、その開
始を信号線２０２によりメモリ制御装置１５に知
らせる。 ここで主メモリ２０より信号線２０１を介して
実施される転送は、第３図に示す如くワードアド
レスＷにより指定されたワードを先頭に４バイト
ずつ８回に分けて実施される。すなわち、アドレ
ス情報のうちブロツクアドレスＢにより決定され
る主メモリ２０の32バイトのデータブロツクを８
個のワードに分けて、それぞれのワードにワード
アドレスＷに対応する８個の番号がつけられる。
このように主メモリ２０よりのブロツク転送は、
前記メモリ制御装置１５よりの読み出し指示にお
けるアドレス情報のワードアドレスで指定された
ワードを先頭に第３図に示す順序で送出される。 主メモリ２０より信号線２０２によりブロツク
転送の開始がメモリ制御装置１５に通知される
と、このメモリ制御装置１５は信号線１５４によ
りバツフアメモリ１２にデータの受け取りを指示
するとともに、信号線１５３により処理装置１１
に信号線２０１の１回目のデータを受け取るよう
指示し、信号線１５１により読み出し動作が完了
したことを報告する。またバツフアメモリ１２
は、メモリ制御装置１５より信号線１５４により
データの受け取りを指示されると、レジスタ１４
のワードアドレスＷをブロツク転送の回数に応じ
て加算するとともに、レジスタ１４のアドレス情
報に従つて信号線２０１上の情報をバツフアメモ
リ１２に格納し、以上により処理装置１１による
読み出し動作は終了する。 次に前記主メモリ２０からバツフアメモリ１４
へのブロツク転送中において、処理装置１１が次
の読み出しを実行しようとした場合について説明
する。まず、処理装置１１は、信号線１１１によ
り該当するアドレス情報をレジスタ１３に格納す
るとともに、信号線１１２によりメモリ制御装置
１５に読み出しを指示するが、このメモリ制御装
置１５は実行中のブロツク転送が終了するまでバ
ツフアメモリ１２に対してその起動を指示できな
い。このため、メモリ制御装置１５は、アドレス
比較回路１６の比較情報を信号線１６１により受
信し、レジスタ１３とレジスタ１４のアドレス情
報のうちブロツクアドレスＢが一致していればす
なわち実行中のブロツク転送により主メモリ２０
より読み出しているデータブロツク中にレジスタ
１３アドレス情報で示すデータが含まれていれ
ば、さらにアドレス比較回路１６によりレジスタ
１３とレジスタ１４にワードアドレスＷを比較
し、これらが一致していればすなわち主メモリ２
０よりの転送データがレジスタ１３のアドレス情
報で読み出しを要求しているデータであれば、信
号線２０１のデータを受け取るように信号線１５
３により処理装置１１に指示し、信号線１５１に
より読み出し動作が完了したことを報告する。 ここで、レジスタ１３とレジスタ１４のアドレ
ス情報のうちブロツクアドレスＢが不一致の場合
は、メモリ制御装置１５は実行中のブロツク転送
が終了後、前記と同様にバツフアメモリ１２の検
索を指示する。 また、レジスタ１３とレジスタ１４のアドレス
情報のうちブロツクアドレスＢが一致していて
も、ワードアドレスＷが不一致の場合には、実行
中のブロツク転送の残りのワードに一致するもの
があるまで待つことになる。 したがつて、本発明に係るデータ処理装置１０
によれば、主メモリ２０からバツフアメモリ１２
のブロツク転送時にアドレス比較回路１６によ
り、レジスタ１４に格納されたブロツク転送中の
データブロツクのアドレス情報とレジスタ１３に
格納された後続するバツフアメモリヘ１２のアク
セスに対応するアドレス情報を比較することがで
きる。このようにして、これらの情報が一致した
場合には、レジスタ１３のアドレス情報によるバ
ツフアメモリ１２へのアクセスを実施するので、
ブロツク転送中のデータブロツクをバツフアメモ
リ１２を介することなく処理装置１１に送出する
ことができる。 本発明は以上説明したように、ブロツク転送中
のデータブロツクをバツフアメモリを介すること
なく処理装置を送出することができるので、処理
時間を短縮することができる効果を有する。
メモリを有するデータ処理装置に関する。 従来、この種のデータ処理装置では、処理の高
速化を計るために、一般にデータの読み出しはそ
の処理に先行して実施されていた。 したがつて、データを処理する装置よりバツフ
アメモリへのアクセスは、バツフアメモリの状態
にかかわらず連続して実施されていた。 このため、先行するアクセスに対応するデータ
がバツフアメモリ上で有効でないなどの理由によ
り、主メモリからバツフアメモリへのブロツク転
送を実施しているときには、続くアクセスは実行
中のブロツク転送が終了するまで待たされるか、
またはブロツク転送に関連のないアクセスのみが
その実行を許されていた。すなわち、ブロツク転
送中は、主メモリからの転送データをバツフアメ
モリへ書き込むために、バツフアメモリが占有さ
れ、後続するアクセスを処理することが困難であ
つた。 本発明の目的は、上記従来の問題点を解決する
ために、ブロツク転送中のデータブロツクをバツ
フアメモリを介することなく送出できるようにし
たデータ処理装置を提供することにある。 本発明は、バツフアメモリをアクセスする処理
装置と、主メモリから前記バツフアメモリへのブ
ロツク転送を制御するメモリ制御装置と、前記処
理装置からのアドレス情報を格納する第１のアド
レスと、前記主メモリから前記バツフアメモリへ
のブロツク転送において転送中のデータブロツク
のアドレス情報を格納する第２のアドレスと、こ
の第２のアドレスと前記第１のアドレスとの情報
を比較する比較回路を備えていることを特徴とす
るデータ処理装置を提供することにある。 次に本発明の実施例について図面を参照して説
明する。 第１図は構成図を示し、以下の説明においては
繁雑を避けるためにデータの読み出しを実施する
構成について説明する。第１図において、データ
処理装置１０は、処理装置１１、バツフアメモリ
１２、レジスタ１３、レジスタ１４、メモリ制御
装置１５およびアドレス比較回路１６を有してい
て、２０は主メモリ、１１１〜１１３，１２１〜
１２２，１３１，１４１，１５１〜１５３，１６
１および２０１〜２０２は信号線を示す。 第２図はレジスタ１３およびレジスタ１４のア
ドレス情報の内容を示し、19ビツトからなるブロ
ツクアドレスＢと３ビツトからなるワードアドレ
スＷより構成され、16Mバイトの主メモリ２０に
おける実アドレス空間を表現している。 第３図は８回に分けて実施されるブロツク配送
形式の説明図である。 次に上記構成の本発明に係るデータ処理装置１
０において処理装置１１がデータの読み出しを実
施した場合について説明する。まず、処理装置１
１は、信号線１１１により該当するアドレス情報
をレジスタ１３に格納するとともに、信号線１１
２によりメモリ制御装置１５に対し読み出しを指
示する。これにより、メモリ制御装置１５は、信
号線１５４によりバツフアメモリ１２に対しレジ
スタ１３の内容に対応するデータがバツフアメモ
リ１２内に存在するか否かを検索する指示を与え
る。 バツフアメモリ１２は、信号線１５４の指示に
応答して、レジスタ１３のアドレス情報に対応す
るデータブロツクがバツフアメモリ１２内に存在
するか否かを検索し、存在する場合は該当するデ
ータを信号線１２１に送出するとともに、メモリ
制御装置１５に信号線１２２によりその旨を知ら
せる。 メモリ制御装置１５は、信号線１２２によりレ
ジスタ１３のアドレス情報に対応するデータが、
信号線１２１により処理装置１１に送出されたこ
とを知らされると該処理装置１１に対し、信号線
１５３により信号線１２１の情報を受けるよう指
示するとともに、信号線１５１により読み出し動
作が完了したことを報告する。また、前記信号線
１５４によるバツフアメモリ１２への検索指示に
おいて、バツフアメモリ１２内にデータブロツク
が存在しない場合には、バツフアメモリ１２は、
メモリ制御装置１５に信号線１２２によりその旨
を知らせる。 メモリ制御装置１５は、信号線１２２によりレ
ジスタ１３のアドレス情報に対応する情報がバツ
フアメモリ１２内に存在しないことを知らされる
と、信号線１５２により主メモリ２０に対し、レ
ジスタ１３のアドレス情報によりブロツク転送を
開始するよう指示するとともに、レジスタ１３の
アドレス情報をレジスタ１４に移し、レジスタ１
３に後続する読み出し動作のためのアドレス情報
が格納できるようにする。このようにしてメモリ
制御装置１５より読み出しを指示された主メモリ
２０は、上記アドレス情報に該当するデータブロ
ツクを信号線２０１を送出するとともに、その開
始を信号線２０２によりメモリ制御装置１５に知
らせる。 ここで主メモリ２０より信号線２０１を介して
実施される転送は、第３図に示す如くワードアド
レスＷにより指定されたワードを先頭に４バイト
ずつ８回に分けて実施される。すなわち、アドレ
ス情報のうちブロツクアドレスＢにより決定され
る主メモリ２０の32バイトのデータブロツクを８
個のワードに分けて、それぞれのワードにワード
アドレスＷに対応する８個の番号がつけられる。
このように主メモリ２０よりのブロツク転送は、
前記メモリ制御装置１５よりの読み出し指示にお
けるアドレス情報のワードアドレスで指定された
ワードを先頭に第３図に示す順序で送出される。 主メモリ２０より信号線２０２によりブロツク
転送の開始がメモリ制御装置１５に通知される
と、このメモリ制御装置１５は信号線１５４によ
りバツフアメモリ１２にデータの受け取りを指示
するとともに、信号線１５３により処理装置１１
に信号線２０１の１回目のデータを受け取るよう
指示し、信号線１５１により読み出し動作が完了
したことを報告する。またバツフアメモリ１２
は、メモリ制御装置１５より信号線１５４により
データの受け取りを指示されると、レジスタ１４
のワードアドレスＷをブロツク転送の回数に応じ
て加算するとともに、レジスタ１４のアドレス情
報に従つて信号線２０１上の情報をバツフアメモ
リ１２に格納し、以上により処理装置１１による
読み出し動作は終了する。 次に前記主メモリ２０からバツフアメモリ１４
へのブロツク転送中において、処理装置１１が次
の読み出しを実行しようとした場合について説明
する。まず、処理装置１１は、信号線１１１によ
り該当するアドレス情報をレジスタ１３に格納す
るとともに、信号線１１２によりメモリ制御装置
１５に読み出しを指示するが、このメモリ制御装
置１５は実行中のブロツク転送が終了するまでバ
ツフアメモリ１２に対してその起動を指示できな
い。このため、メモリ制御装置１５は、アドレス
比較回路１６の比較情報を信号線１６１により受
信し、レジスタ１３とレジスタ１４のアドレス情
報のうちブロツクアドレスＢが一致していればす
なわち実行中のブロツク転送により主メモリ２０
より読み出しているデータブロツク中にレジスタ
１３アドレス情報で示すデータが含まれていれ
ば、さらにアドレス比較回路１６によりレジスタ
１３とレジスタ１４にワードアドレスＷを比較
し、これらが一致していればすなわち主メモリ２
０よりの転送データがレジスタ１３のアドレス情
報で読み出しを要求しているデータであれば、信
号線２０１のデータを受け取るように信号線１５
３により処理装置１１に指示し、信号線１５１に
より読み出し動作が完了したことを報告する。 ここで、レジスタ１３とレジスタ１４のアドレ
ス情報のうちブロツクアドレスＢが不一致の場合
は、メモリ制御装置１５は実行中のブロツク転送
が終了後、前記と同様にバツフアメモリ１２の検
索を指示する。 また、レジスタ１３とレジスタ１４のアドレス
情報のうちブロツクアドレスＢが一致していて
も、ワードアドレスＷが不一致の場合には、実行
中のブロツク転送の残りのワードに一致するもの
があるまで待つことになる。 したがつて、本発明に係るデータ処理装置１０
によれば、主メモリ２０からバツフアメモリ１２
のブロツク転送時にアドレス比較回路１６によ
り、レジスタ１４に格納されたブロツク転送中の
データブロツクのアドレス情報とレジスタ１３に
格納された後続するバツフアメモリヘ１２のアク
セスに対応するアドレス情報を比較することがで
きる。このようにして、これらの情報が一致した
場合には、レジスタ１３のアドレス情報によるバ
ツフアメモリ１２へのアクセスを実施するので、
ブロツク転送中のデータブロツクをバツフアメモ
リ１２を介することなく処理装置１１に送出する
ことができる。 本発明は以上説明したように、ブロツク転送中
のデータブロツクをバツフアメモリを介すること
なく処理装置を送出することができるので、処理
時間を短縮することができる効果を有する。
図面は本発明に係るデータ処理装置の一実施例
を示し、第１図は構成図、第２図は第１図におけ
るレジスタ１３および１４のアドレス情報内容の
説明図、第３図はブロツク配送形式の説明図であ
る。 １０…データ処理装置、１１…処理装置、１２
…バツフアメモリ、１３〜１４…レジスタ、１５
…メモリ制御装置、１６…アドレス比較回路。
を示し、第１図は構成図、第２図は第１図におけ
るレジスタ１３および１４のアドレス情報内容の
説明図、第３図はブロツク配送形式の説明図であ
る。 １０…データ処理装置、１１…処理装置、１２
…バツフアメモリ、１３〜１４…レジスタ、１５
…メモリ制御装置、１６…アドレス比較回路。
Claims (1)
- 【特許請求の範囲】 １ バツフアメモリをアクセスする処理装置と、
この処理装置から与えられるブロツクアドレスお
よびワードアドレスからなるアドレス情報を格納
する第１のアドレス格納手段と、 この第１のアドレス格納手段から与えられる前
記アドレス情報を格納するための第２のアドレス
格納手段と、 前記第１のアドレス格納手段および前記第２の
アドレス格納手段からそれぞれ与えられるアドレ
ス情報の一致を検出する比較手段と、 前記第１のアドレス格納手段に格納された前記
アドレス情報に対応するデータが前記バツフアメ
モリに存在しない場合にはこのアドレス情報を前
記第２のアドレス格納手段に格納することにより
主メモリからこのアドレス情報に対応するデータ
を含むデータブロツクの前記バツフアメモリへの
ブロツク転送を開始しこのブロツク転送中に前記
第１のアドレス格納手段に格納される読出しアド
レス情報と前記第２のアドレス格納手段に格納さ
れているアドレス情報との一致が前記比較手段で
検出されたときにはこの読出しアドレス情報に対
応する転送中のデータを前記処理装置に対しても
同時に転送するよう制御する制御手段とから構成
したことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6025478A JPS54151331A (en) | 1978-05-19 | 1978-05-19 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6025478A JPS54151331A (en) | 1978-05-19 | 1978-05-19 | Data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54151331A JPS54151331A (en) | 1979-11-28 |
| JPS6115459B2 true JPS6115459B2 (ja) | 1986-04-24 |
Family
ID=13136841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6025478A Granted JPS54151331A (en) | 1978-05-19 | 1978-05-19 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54151331A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2655432B2 (ja) * | 1989-05-08 | 1997-09-17 | 日本電気株式会社 | 記憶アクセス制御装置 |
| JP2663667B2 (ja) * | 1990-03-06 | 1997-10-15 | 日本電気株式会社 | メモリアクセス制御装置 |
| JP5040121B2 (ja) * | 2006-02-24 | 2012-10-03 | 日本電気株式会社 | 情報処理装置、キャッシュ制御方法及びプログラム |
-
1978
- 1978-05-19 JP JP6025478A patent/JPS54151331A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54151331A (en) | 1979-11-28 |
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