JPS61267351A - 半導体パツケ−ジ - Google Patents
半導体パツケ−ジInfo
- Publication number
- JPS61267351A JPS61267351A JP60109915A JP10991585A JPS61267351A JP S61267351 A JPS61267351 A JP S61267351A JP 60109915 A JP60109915 A JP 60109915A JP 10991585 A JP10991585 A JP 10991585A JP S61267351 A JPS61267351 A JP S61267351A
- Authority
- JP
- Japan
- Prior art keywords
- lid
- semiconductor element
- recess
- insulating base
- cover body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
- H10W76/60—Seals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体素子を収納するための半導体パッケージ
の改良に関するものである。
の改良に関するものである。
（従来の技術）
従来、半導体素子、特に集積回路素子を収納するための
半導体パッケージは第３図に示すようにセラミック等の
電気絶縁材料から成り、内部に半導体素子を収納するた
めの凹部を有する絶縁基体１１と蓋体１２及び半導体素
子を外部回路と電気的に接続すための外部リード端子１
３とにより構成されており、その内部に半導体素子１４
が収納され、ガラス、樹脂等の封止部材１５により気密
封止されて半導体装置となる。
半導体パッケージは第３図に示すようにセラミック等の
電気絶縁材料から成り、内部に半導体素子を収納するた
めの凹部を有する絶縁基体１１と蓋体１２及び半導体素
子を外部回路と電気的に接続すための外部リード端子１
３とにより構成されており、その内部に半導体素子１４
が収納され、ガラス、樹脂等の封止部材１５により気密
封止されて半導体装置となる。
（発明が解決しようとする問題点）
しかし乍ら、この従来の半導体パッケージは絶縁基体１
１及び蓋体１２を構成するセラミックが耐衝撃性に弱い
こと及び半導体素子を収納するための凹部角部Ａが角張
っていること等から絶縁基体１１及び蓋体１２の表面を
バレル研磨し、表面に付着している塵等を除去した場合
、絶縁基体１１及び蓋体１２の凹部角部Ａが研磨材の衝
突によってクランクを発生し、半導体素子を内部に気密
封止した後、絶縁基体１１もしくは蓋体１２に外部衝撃
力が印加されると、絶縁基体１１及び蓋体１２の凹部角
部Ａが前記クランクに起因して欠けを発生し、その欠は
片が内部に収納した半導体素子１４に衝突し、半導体素
子１４を傷付けて半導体装置としての機能に支障を来す
という重大な欠点を有していた 尚、前記絶縁基体１１及び蓋体１２はその表面に付着し
ている塵等をバレル研磨により除去した際、半導体素子
１４を収納する凹部の角部Ａが同時に研磨され、多少丸
味を有することとなるが、その丸味はたかだか曲率半径
０．０３ｍｍ乃至０．０７ｍｍ程度のものであり、研磨
材衝突による衝撃力を分散させ、四部角部Ａにクラック
が発生するのを回避し得るものではない。
１及び蓋体１２を構成するセラミックが耐衝撃性に弱い
こと及び半導体素子を収納するための凹部角部Ａが角張
っていること等から絶縁基体１１及び蓋体１２の表面を
バレル研磨し、表面に付着している塵等を除去した場合
、絶縁基体１１及び蓋体１２の凹部角部Ａが研磨材の衝
突によってクランクを発生し、半導体素子を内部に気密
封止した後、絶縁基体１１もしくは蓋体１２に外部衝撃
力が印加されると、絶縁基体１１及び蓋体１２の凹部角
部Ａが前記クランクに起因して欠けを発生し、その欠は
片が内部に収納した半導体素子１４に衝突し、半導体素
子１４を傷付けて半導体装置としての機能に支障を来す
という重大な欠点を有していた 尚、前記絶縁基体１１及び蓋体１２はその表面に付着し
ている塵等をバレル研磨により除去した際、半導体素子
１４を収納する凹部の角部Ａが同時に研磨され、多少丸
味を有することとなるが、その丸味はたかだか曲率半径
０．０３ｍｍ乃至０．０７ｍｍ程度のものであり、研磨
材衝突による衝撃力を分散させ、四部角部Ａにクラック
が発生するのを回避し得るものではない。
（発明の目的）
本発明は上記欠点に鑑み案出されたもので、その目的は
半導体素子を収納するための凹部を有する絶縁基体と蓋
体の凹部角部にクラックが内在するのを皆無となし、該
凹部角部に半導体装置としての機能に支障を来すような
欠けが発生するのを有効に防止した半導体パッケージを
提供することにある。
半導体素子を収納するための凹部を有する絶縁基体と蓋
体の凹部角部にクラックが内在するのを皆無となし、該
凹部角部に半導体装置としての機能に支障を来すような
欠けが発生するのを有効に防止した半導体パッケージを
提供することにある。
（問題点を解決するための手段）
本発明は半導体素子を収納するための凹部を有する絶縁
基体と蓋体とから成る半導体パッケージにおいて、前記
絶縁基体と蓋体の凹部角部に曲率半径０．１乃至０．２
５ｍｍの円弧状の丸味を形成したことを特徴とするもの
である。
基体と蓋体とから成る半導体パッケージにおいて、前記
絶縁基体と蓋体の凹部角部に曲率半径０．１乃至０．２
５ｍｍの円弧状の丸味を形成したことを特徴とするもの
である。
（実施例）
次に本発明を第１図及び第２図に示す実施例に基づき説
明する。
明する。
第１図及び第２図は本発明の半導体パッケージをガラス
封止形半導体パッケージに適用した場合の一実施例を示
し、■はセラミック、ガラス等電気絶縁材料から成る基
体であり、２は同じく電気絶縁材料から成る蓋体である
。この絶縁基体１と蓋体２とにより絶縁容器３が構成さ
れる。
封止形半導体パッケージに適用した場合の一実施例を示
し、■はセラミック、ガラス等電気絶縁材料から成る基
体であり、２は同じく電気絶縁材料から成る蓋体である
。この絶縁基体１と蓋体２とにより絶縁容器３が構成さ
れる。
前記基体１及び蓋体２はそれぞれの中央部に半導体素子
を収納するための四部Ｈ１，Ｈ２が形成されており、該
基体１の凹部Ｈ，底部には半導体素子４が樹脂、ガラス
、ロウ材等の接着材を介し取着固定されている。
を収納するための四部Ｈ１，Ｈ２が形成されており、該
基体１の凹部Ｈ，底部には半導体素子４が樹脂、ガラス
、ロウ材等の接着材を介し取着固定されている。
前記基体１及び蓋体２にはその相対向する主面に封止用
のガラス層５，５がそれぞれ被着されており、該ガラス
層５，５を加熱容融させ一体化することにより絶縁容器
３の内部に半導体素子４を気密に封止する。前記ガラス
層５，５は例えば低融点のガラスから成り、該ガラス粉
末に適当な溶剤を添加して得たガラスペーストを従来周
知の厚膜手法を採用することにより基体１及び蓋体２の
相対向する主面に形成される。
のガラス層５，５がそれぞれ被着されており、該ガラス
層５，５を加熱容融させ一体化することにより絶縁容器
３の内部に半導体素子４を気密に封止する。前記ガラス
層５，５は例えば低融点のガラスから成り、該ガラス粉
末に適当な溶剤を添加して得たガラスペーストを従来周
知の厚膜手法を採用することにより基体１及び蓋体２の
相対向する主面に形成される。
また前記基体１と蓋体２との間には導電性材料、例えば
アルミニウム（＾１）、銅（Ｃｕ）、コバール（Ｆｅ−
Ｎｉ Ｃｏ）等の金属から成る外部リード端子６が配
されており、該外部リード端子６は半導体素子４の各電
極がワイヤ７を介し電気的に接続され、外部リード端子
６を外部回路に接続することにより半導体素子４が外部
回路と接続されることになる。
アルミニウム（＾１）、銅（Ｃｕ）、コバール（Ｆｅ−
Ｎｉ Ｃｏ）等の金属から成る外部リード端子６が配
されており、該外部リード端子６は半導体素子４の各電
極がワイヤ７を介し電気的に接続され、外部リード端子
６を外部回路に接続することにより半導体素子４が外部
回路と接続されることになる。
前記外部リード端子６は、絶縁容器３をガラス層５を容
融一体化させて気密封止する際に同時に基板１と蓋体２
の間に取着される。
融一体化させて気密封止する際に同時に基板１と蓋体２
の間に取着される。
かくして、この半導体パッケージによれば、基体１の凹
部Ｈ１底面に半導体素子４を取着固定するとともに該半
導体素子４の各電極をワイヤ７により外部リード端子６
に接続させた後、基体１と蓋体２にあらかじめ形成して
おいたガラス層５，５を加熱容融させ、一体化させるこ
とによりその内４一 部に半導体素子４が気密に封止される。
部Ｈ１底面に半導体素子４を取着固定するとともに該半
導体素子４の各電極をワイヤ７により外部リード端子６
に接続させた後、基体１と蓋体２にあらかじめ形成して
おいたガラス層５，５を加熱容融させ、一体化させるこ
とによりその内４一 部に半導体素子４が気密に封止される。
本発明においては、基体１及び蓋体２の半導体素子を収
納する凹部Ｈ，，Ｈ２角部に曲率半径０．１乃至０．２
５ｍｍの円弧状の丸味を形成しておくことが重要である
。
納する凹部Ｈ，，Ｈ２角部に曲率半径０．１乃至０．２
５ｍｍの円弧状の丸味を形成しておくことが重要である
。
このために、第２図に示すように基体１及び蓋体２の半
導体素子を収納する凹部Ｈ，，Ｈ２角部Ｂ。
導体素子を収納する凹部Ｈ，，Ｈ２角部Ｂ。
Ｂには丸味が形成されている。このように基体１及び蓋
体２の凹部Ｈ，，Ｈ２角部Ｂ、Ｂに丸味を形成すると基
体１及び蓋体２をその表面に付着している塵等を除去す
るためにバレル研磨を施こし、研磨材が凹部Ｈ＋ 、
Ｈｚ角部Ｂ、Ｂに衝突したとしても、該衝突による衝撃
力は角部Ｂ、Ｂに集中することなく分散され、角部Ｂ、
Ｂにクランクを発生することは皆無となる。これによっ
て、内部に半導体素子４を気密に封止した後、絶縁基体
１もしくは蓋体２に外部衝撃力が印加されても絶縁基体
１及び蓋体２の凹部Ｈ＋ 、 Ｈ２角部Ｂ、Ｂはクラッ
クが内在しないことから欠けを発生することは一切なく
、基体１もしくは蓋体２の凹部Ｈ，，Ｈ２角部Ｂ、Ｂの
欠−６＝ け片によって半導体素子４を傷つけることも皆無となる
。
体２の凹部Ｈ，，Ｈ２角部Ｂ、Ｂに丸味を形成すると基
体１及び蓋体２をその表面に付着している塵等を除去す
るためにバレル研磨を施こし、研磨材が凹部Ｈ＋ 、
Ｈｚ角部Ｂ、Ｂに衝突したとしても、該衝突による衝撃
力は角部Ｂ、Ｂに集中することなく分散され、角部Ｂ、
Ｂにクランクを発生することは皆無となる。これによっ
て、内部に半導体素子４を気密に封止した後、絶縁基体
１もしくは蓋体２に外部衝撃力が印加されても絶縁基体
１及び蓋体２の凹部Ｈ＋ 、 Ｈ２角部Ｂ、Ｂはクラッ
クが内在しないことから欠けを発生することは一切なく
、基体１もしくは蓋体２の凹部Ｈ，，Ｈ２角部Ｂ、Ｂの
欠−６＝ け片によって半導体素子４を傷つけることも皆無となる
。
前記絶縁基体１及び蓋体２の半導体素子４を収納する凹
部Ｈ１＋Ｈ２角部Ｂ、Ｂに形成する丸味は曲率半径０．
１ｍｍ未満の円弧状であると研磨材衝突による衝撃力の
分散が不十分となって凹部ＨＩ＋Ｈ２の角部Ｂ、Ｂにク
ラックを発生してしまい、また曲率半径０．２５ｍｍ以
上であると絶縁容器３を気密封止するための封止部材５
が絶縁基体１と蓋体２の凹部Ｈ，，Ｈ２角部Ｂ、Ｂに流
れ、封止が不完全となってしまうことから絶縁基体ｌと
蓋体２の凹部Ｈ１゜Ｈ２角部Ｂ、Ｂの丸味は曲率半径０
．１乃至、’０２５ｍｍの円弧状に特定される。
部Ｈ１＋Ｈ２角部Ｂ、Ｂに形成する丸味は曲率半径０．
１ｍｍ未満の円弧状であると研磨材衝突による衝撃力の
分散が不十分となって凹部ＨＩ＋Ｈ２の角部Ｂ、Ｂにク
ラックを発生してしまい、また曲率半径０．２５ｍｍ以
上であると絶縁容器３を気密封止するための封止部材５
が絶縁基体１と蓋体２の凹部Ｈ，，Ｈ２角部Ｂ、Ｂに流
れ、封止が不完全となってしまうことから絶縁基体ｌと
蓋体２の凹部Ｈ１゜Ｈ２角部Ｂ、Ｂの丸味は曲率半径０
．１乃至、’０２５ｍｍの円弧状に特定される。
また絶縁基体１及び蓋体２の凹部Ｈ，，Ｈ２角部Ｂ、Ｂ
の丸味は、例えばアルミナ等のセラミック粉末やガラス
粉末を従来周知のプレス成形法により成形し、絶縁基体
１及び蓋体２を形成する際にプレス成形機の押棒の絶縁
基体１及び蓋体２の凹部ＨＩ、 Ｈを角部Ｂ、Ｂに対応
する部位に曲率半径０．１乃至０．２５ｎ＋ｎ＋の丸味
の窪みを形成しておくことによって同時に形成される。
の丸味は、例えばアルミナ等のセラミック粉末やガラス
粉末を従来周知のプレス成形法により成形し、絶縁基体
１及び蓋体２を形成する際にプレス成形機の押棒の絶縁
基体１及び蓋体２の凹部ＨＩ、 Ｈを角部Ｂ、Ｂに対応
する部位に曲率半径０．１乃至０．２５ｎ＋ｎ＋の丸味
の窪みを形成しておくことによって同時に形成される。
（発明の効果）
かくして、本発明の半導体パンケージによれば絶縁基体
と蓋体の半導体素子を収納するための凹部角部に丸味を
形成したことから絶縁基体や蓋体をその表面に付着して
いる塵を除去するためにバレル研磨を施したとしても絶
縁基体や蓋体の凹部角部に研磨材衝突によるクランクを
発生することが皆無となる。その結果、半導体素子を内
部に気密封止した後、絶縁基体や蓋体に外部衝撃力が印
加されても絶縁基体や蓋体の凹部角部が欠けることがな
いため該欠は片が半導体素子を傷付け、半導体装置とし
ての機能に支障を来たすこともなく、極めて高品質、高
安定性の半導体装置を得ることが可能となる。
と蓋体の半導体素子を収納するための凹部角部に丸味を
形成したことから絶縁基体や蓋体をその表面に付着して
いる塵を除去するためにバレル研磨を施したとしても絶
縁基体や蓋体の凹部角部に研磨材衝突によるクランクを
発生することが皆無となる。その結果、半導体素子を内
部に気密封止した後、絶縁基体や蓋体に外部衝撃力が印
加されても絶縁基体や蓋体の凹部角部が欠けることがな
いため該欠は片が半導体素子を傷付け、半導体装置とし
ての機能に支障を来たすこともなく、極めて高品質、高
安定性の半導体装置を得ることが可能となる。
第１図は本発明の半導体パッケージをガラス封止形半導
体パッケージに適用した場合の一実施例を示す断面図、
第２図は第１図の丸部の拡大断面図、第３図は従来の半
導体パンケージの断面図である。 ■、１１・・絶縁基体 ２，１２・・蓋体４．１４・
・半導体素子 ６．１３・・外部リード端子Ａ、Ｂ・・
絶縁基体及び蓋体の凹部角部Ｈ１・・絶縁基体の半導体
素子を収納するための凹部
体パッケージに適用した場合の一実施例を示す断面図、
第２図は第１図の丸部の拡大断面図、第３図は従来の半
導体パンケージの断面図である。 ■、１１・・絶縁基体 ２，１２・・蓋体４．１４・
・半導体素子 ６．１３・・外部リード端子Ａ、Ｂ・・
絶縁基体及び蓋体の凹部角部Ｈ１・・絶縁基体の半導体
素子を収納するための凹部
Claims (1)
- 半導体素子を収納するための凹部を有する絶縁基体と
蓋体とから成る半導体パッケージにおいて、前記絶縁基
体と蓋体の凹部角部に曲率半径０．１乃至０．２５ｍｍ
の円弧状の丸味を形成したしたことを特徴とする半導体
パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60109915A JPS61267351A (ja) | 1985-05-21 | 1985-05-21 | 半導体パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60109915A JPS61267351A (ja) | 1985-05-21 | 1985-05-21 | 半導体パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61267351A true JPS61267351A (ja) | 1986-11-26 |
Family
ID=14522364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60109915A Pending JPS61267351A (ja) | 1985-05-21 | 1985-05-21 | 半導体パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61267351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123786A (ja) * | 2005-10-31 | 2007-05-17 | Kyocera Kinseki Corp | シート基板 |
-
1985
- 1985-05-21 JP JP60109915A patent/JPS61267351A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123786A (ja) * | 2005-10-31 | 2007-05-17 | Kyocera Kinseki Corp | シート基板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4833102A (en) | Process of making a ceramic lid for use in a hermetic seal package | |
| US5851845A (en) | Process for packaging a semiconductor die using dicing and testing | |
| TW437026B (en) | Ball-grid-array semiconductor device and manufacturing method therefor | |
| GB2202479A (en) | Ceramic lid hermetic seal package structure and process | |
| JPH05335878A (ja) | 表面実装型弾性表面波素子 | |
| JP2002134659A (ja) | 電子素子用基板とその製造方法並びに電子素子とその製造方法 | |
| JPS61271858A (ja) | 半導体パツケ−ジ | |
| JPH10163800A (ja) | 弾性表面波装置及びその製造方法 | |
| JPS64812B2 (ja) | ||
| JP2763417B2 (ja) | 半導体素子収納用パッケージの製造方法 | |
| JP3176267B2 (ja) | 半導体素子収納用パッケージ | |
| JP2005011854A (ja) | 半導体装置およびその製造方法 | |
| JPH0427172Y2 (ja) | ||
| JPH0650991Y2 (ja) | 半導体素子収納用パッケージ | |
| JPS5851424B2 (ja) | 半導体装置 | |
| JPS59152654A (ja) | 絶縁形半導体装置 | |
| JPH04233255A (ja) | 強誘電体装置パッケージ技術 | |
| JPH01318259A (ja) | 混成集積回路装置 | |
| JPH0851333A (ja) | Ｓａｗ装置 | |
| JP2008091970A (ja) | 圧電発振器とその製造方法 | |
| JPH08222653A (ja) | 半導体装置 | |
| CN114420573A (zh) | 全方位封装结构的制备方法和全方位封装结构 | |
| EP0762494A1 (en) | Silicon semiconductor diode, its circuit module and structure with an insulation body and preparation method thereof | |
| JPH1070208A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0212031A (ja) | 半導体センサユニットの構造 |