JPH0792780B2 - 不揮発メモリ安全回路を有する郵便料金計 - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明は電子郵便装置に関し、詳細には郵便装置に使用
される不揮発メモリを保護する不揮発メモリ安全回路を
有する郵便料金計に関する。

発明の背景技術 電子郵便料金計は一般にマイクロプロセッサと、会計デ
ータを記憶する不揮発メモリとを有する会計ユニットを
備えている。この料金計は、たとえば、1979年10月30日
に出願され本願の譲受人に譲渡された米国特許出願番号
第089,413号に開示されている。この装置では、会計デ
ータはRAMに記憶され、マイクロコンピュータ装置の共
通アドレスライン及びデータラインによりRAMから検索
される。ほとんどの場合に、メモリ内に記憶された会計
データは正しいことが保証できるが、データに検出でき
ないエラーを生じるある状態が発生しうる。

この問題を解決するために、冗長メモリを採用すること
が提案された。このように、郵便料金計用のマイクロプ
ロセッサプログラムは、２つのメモリ内の記憶データが
相違している場合にはエラー指示を与えるために冗長メ
モリ内に記憶されているデータを比較するサブルーチン
を含んでいる。この方法は記憶データの信頼性を向上す
るが、この種の冗長装置でもエラーの決定をできないと
いうある状態が存在する。郵便料金計においては、会計
データの最高の信頼性が得られるべきことが極めて重要
であることは強調されるべきである。

例えば米国特許第4,481,604号においては、デュアルバ
ッテリアクセスメモリ（BAMS）を使用した郵便料金計が
開示されている。BAMSは不揮発メモリとして使用されて
いる。これらの特許においては、メモリは、正常な電力
が郵便料金計から除かれた時にメモリ内のデータを保持
するための電源を与えるようにこれに接続されたバッテ
リを備えている。

電子郵便料金計内のエラー状態の可能性を最小にする他
の手段があることが、例えば、1982年１月29日に出願さ
れ本願の譲受人に譲渡された米国特許出願第343,877号
に開示されている。このように、前述の出願において
は、２つの冗長メモリはデータ及びアドレスラインの全
く別個のグループによりプロセッサつまりマイクロコン
ピュータバスに相互接続されている。アドレス指定とデ
ータの完全な分離の結果として、１対のアドレスライン
の短絡のような各種のエラー状態がメモリの両方を誤っ
たアドレスを使用しない。従って、この状態の下におい
て、１対のアドレスラインの短絡はメモリの両方には同
じデータの記憶を生じず、そのため記憶データの比較が
エラー状態を検出する。

別の実施例においては、対応データが異なった時間に冗
長メモリに冗長に印加される。これはデータを２つのメ
モリに連続的に別個に供給することにより実行される。
別に、データは２つのメモリから同時に供給される。デ
ータが異なった情報に相当する２つのメモリに関する任
意の時刻において転送される。その結果、伝送線上の瞬
時に発生する遷移は同じ方法では２つのメモリ内に記憶
された対応データを同じように実行しない。このため
に、この装置は遷移から生ずる検出できない及び／ある
いは較正できないエラーの可能性を最小にする。

特許出願に説明された前述の発明が典型的な方法でその
機能を実行するが、更に電子郵便装置内の情報を保持す
る手段を提供することも常に重要である。料金計の郵便
不揮発メモリ内に配置された情報は顧客が料金計に入力
した郵便資金であるから、これらのエラーを最小にする
新しいそしてより効果的な方法を開発することが重要で
ある。

このように、これらの不揮発メモリ内の重要会計情報が
実行されることから別に保護する回路を、郵便料金計内
に開発することで重要である。別の方法で不揮発メモリ
を遷移的に実行する可能性から料金計を保護するための
回路があるだけでなく、いかなる正当でない信号もメモ
リに入力されることを防止する必要が常にあるというこ
とが重要である。

前述したように、ランダム信号はメモリに入力でき、こ
れによりその中に配置されている情報を破壊することが
わかった。このように、これらの信号、遷移等がメモリ
に達することを防止する手段及び方法が開発されること
が重要である。

発明の要約 本発明の１つの特徴によれば、２つの不揮発メモリが電
子郵便料金計の会計ユニット内に設けられている。この
図示の実施例の会計ユニットは典型的には集積回路構造
の部分である。この会計ユニットは、会計データを２つ
の不揮発メモリ内に記憶するように制御されるマイクロ
プロセッサも備えている。郵便料金用の集積された保護
機能を与えるリセット回路が備えられている。リセット
回路は不揮発メモリの内容を保護する安全回路を備えて
いる。図示の実施例によれば、会計データがその内に保
護されていることを保証するために、リセット回路が、
不揮発メモリ及びマイクロプロセッサの入力及び出力を
監視する。

この図示の実施例の不揮発メモリ安全回路は、両方のメ
モリが連続的に使用可能にできる時間の大きさを制限す
る手段、両方のメモリを同時に使用可能にすることを防
止する手段、チップ使用可能信号が能動になる前に書き
込み可能信号が使用可能にされる場合には両方のメモリ
の書き込み使用可能を防止する手段、及び不一致が不揮
発メモリの関連の出力の間に検出された時に両方のメモ
リのアクセスを防止する手段、を備えている。

不揮発メモリ安全回路は郵便料金計内の重要会計情報の
保護を可能にし、かつ郵便料金計を保護するために使用
されるリセット回路の一部分である。これによりこの保
護は正当でない信号がメモリに入力されること及びその
内に配置されている重要な会計情報を破壊することを防
止する。更に、この回路の使用により、不揮発メモリは
過度信号等から保護される。

詳細な説明 第１図には、本発明の典型的にコンピュータ化郵便料金
計装置の一般的な機能の配置が示されている。装置の中
心はCPUであり、これは２つの基本的な機能、つまり入
力データに基づいた計算の実行と、各種メモリユニット
間のデータのフローを制御することを実行する。２つの
基本メモリユニットはCPUと共に使用される。第１のも
のは固定メモリPMであり、所定の入力に基づいて郵便デ
ータ計算を実行すると共に装置を動作する他のルーチン
を実行する動作のシーケンスを記憶している非変更メモ
リである。

第２のメモリユニットは一時記憶メモリTMであり、CPU
と相互作用してCPUにより実行されている計算に基づい
て一時記憶を行ない、作業データを保持しかつ送る。別
のメモリ要素NVMもCPUに接続され、郵便データ装置のシ
ステム動作に極めて重要な記憶機能を実行する。このNV
Mは不揮発メモリであり、遮断あるいはスタートのどち
らかに附勢される所定のルーチンの部分として郵便装置
で使用される重要情報を記憶するように機能する。この
ルーチンは固定メモリ内に配置され、このルーチンに基
づいてCPUを動作する２つの状態条件、遮断あるいはス
タートのどちらかを検出する適当な検出装置によりアク
セスされる。

このルーチンの機能は、減少する残高あるいは増加する
貸し方等のような決定的な会計機能を表す一時記憶メモ
リTMに記憶されている情報を取り出しそれらをNVM（不
揮発メモリ）内に記憶することである。ここで、これら
の情報は、機械が消勢され、次のスタートによって再び
読み出されるまでの間保持される。このように、コンピ
ュータ装置は、遮断の際のこれらの情報の喪失のおそれ
なしに、一時記憶メモリ内のこれらの残高に応じて連続
的に動作できる。

更に、この情報は、スタートによる附勢の際に、不揮発
メモリNVMからこれを検索して、CPUを介してTMに戻すこ
とにより再び呼び出すことができる。不揮発メモリはCP
Uを介して固定メモリPMの制御の下で、一時記憶メモリT
Mからの情報の転送に基づいてCPUから出力を取り出す。
NVMユニットも、固定メモリPMの制御の下で、スタート
ルーチンに基づいてデータをCPUを介して一時記憶メモ
リTMに転送するためにCPUに接続された出力ラインを与
えるものとして示されている。

装置は適当な入力手段１から供給されたデータに従って
動作する。このデータは固定メモリ内のプログラムの制
御の下でCPUに送られる。装置の動作中の任意の時に、
装置の種々の特徴に基づいて適正な貸し方借り方におけ
る残高あるいは他の累算を記憶している一時記憶メモリ
の内容が表示されることを望まれた場合に、入力手段１
により与えられた適正な指示がCPUに要求された情報を
記憶している所望のロケーションTMをアクセスさせる。
この情報はCPUは通して出力ディスプレイユニット０に
与えられる。入力及び出力ユニットはCPUへ及びCPUから
マルチプレックスユニットMPにより多重化できる。

CPUの制御の下で、適正な郵便データ情報が入力手段１
から与えられ、かつ一時記憶メモリTM内に入力されたデ
ータに基づいてプリセットされている限定額等の全ての
条件が満たされた時に、郵便料金セット装置SPはCPUか
らの適正な出力信号に応答して郵便料金印刷ユニットPP
を使用可能にする。この点で、装置は郵便料金プリンタ
をセットしかつこのプリンタを郵便料金のプリントを可
能にするという即時機能を果たした。

典型的な郵便料金計についての前述の説明において、２
つの独立の不揮発メモリ（NVM）対があることが知られ
ていることがわかる。冗長つまりデュアル不揮発メモリ
ユニットを備える理由は、郵便料金計内に存在している
重要な会計データが安全であることを確実にすることが
重要であるためである。このように、デュアルメモリを
備えることにより、一方のメモリが不完全になっても他
方のメモリがデータを保持したままである。前述したよ
うに、デュアル冗長不揮発メモリの概念を用いた幾つか
の郵便料金計がある。デュアルメモリを用いた代表的な
郵便料金計は米国特許第4,481,604号に説明されてい
る。他には、示されていないが、この説明の為に、低い
信号が能動状態を示し、高い信号が非能動状態を示して
いる。

第２図は本発明のリセット回路を用いた郵便料金計の機
能を示す図である。示されているように、本願の発明の
概念を具体化したリセット回路80がある。このリセット
回路80は３つの主要な機能を実行する。回路80は、
（１）システムクロック90及び料金計の各種の電源レベ
ルを監視し、（２）順序通りにシステムのスタート及び
遮断動作を行なわせ、そして（３）重要なシステム不揮
発メモリ（NVM）50及び60に保証されたアクセスを与え
またシステムプリンタ70も保護する。

マイクロプロセッサ30、インタフェース回路40、不揮発
メモリ（NVM）50,60及びシステムプリンタ70がリセイッ
ト回路80に接続されている。この実施例のインタフェー
ス回路40はNVM50,60から入力信号を受信した後にNVM安
全回路85に適正なアドレス信号を与える。

このために使用できるインタフェース回路は本件と同日
に出願され同じ譲受人に譲渡された米国特許出願第710,
810号の「メモリマップデコーダを有する電子郵便料金
計（ELECTRONIC POSTAGE NETER HAVING A MEMORY MAP D
ECODER）」に開示されている。この出願に開示された回
路は、適正なデータの適正なロケーションからの読み取
り及び書込みを特に保証するように通信された時だけに
適正な選択信号を与える。

やはり示されているように、前述の装置間の通信を行な
う手段を与えるシステムバス100がある。明らかなよう
に、マイクロプロセッサ30はインタフェース回路40に接
続され、またライン31を介してリセット回路80のクロッ
ク入力１（CLK）にも接続されている。マイクロプロセ
ッサ30はインタフェース回路40に接続され、またライン
31を介してリセット回路80のクロック入力１（CLK）に
も接続されている。マイクロプロセッサ30はリセット回
路80のリセット入力２（RESET）に接続され通信する。
マイクロプロセッサ30はまた、調整されていない電圧を
低いかあるいは降下しているという指示を受信するため
にＶ_UNRLOWにより示されたリセット回路80の入力３にも
接続されている。

リセット回路80のアンロック使用可能UNLOCK_EN入力19は
ライン41を介してインターフェース回路40に接続されて
いる。不揮発メモリNVM1入力18、不揮発メモリ書き込み
NVMWR入力17、NVM2入力16はそれぞれリード42,43及び44
を介して回路40に全て接続されている。回路80の不揮発
メモリ出力NVM1_E15はライン53を介して不揮発メモリ50
に接続されており、不揮発メモリ出力NVM2_E14はライン5
5を介して不揮発メモリ60に接続されている。不揮発メ
モリ書き込み使用可能出力NVMWR_E13はライン54を介して
NVM50及びNVM60の両方に接続されている。回路80のプリ
ント使用可能出力PRINT_EN12はライン56を介してシステ
ムプリンタに接続されている。

図面にやはり示されているように、リセット回路80が内
部抵抗回路を使用するかあるいはRC回路95で示されるオ
プションの外部回路に接続されることを可能にするため
の手段を与えるために、モード選択ラインがMODE/V_UNR
出力11に接続されている。このRC回路95はリセット回路
80の電圧監視機能によって使用される電圧スレシホール
ドを決定するために使用される電圧基準装置96はリセッ
ト回路80の電圧監視機能により比較のために使用される
一定電圧を与えるために使用される。この実施例では、
装置96はよく知られているツェナーダイオードとして表
示されているが、この装置96は前述の機能を実行する各
種の電子回路で構成できる。

第３図は第２図に示されたリセット回路80の内部回路の
ブロック図である。出力保護回路84は、リセット遅延回
路83、NVM安全回路85及びモード選択回路86に接続され
ている。典型的な出力保護回路は本件の譲受人に譲渡さ
れた係属中の出願番号第710,798号の「低電圧制御回路
（LOW VOLTAGE CONTROL CIRCUIT）」に開示されてい
る。出力制御回路もシステムの遷移中に装置、特に不揮
発メモリに保護を与える。装置クロック検出ユニット81
もリセット遅延回路83に接続されている。リセット遅延
回路83は調整モニタ89及び非調整モニタ87に接続されて
いる。調整及び非調整モニタ89及び87は共に、選択回路
86からあたえられた入力に比較する基準電圧を用いてい
る。モード選択回路86は内部抵抗回路82に接続されてい
る。モード選択回路86は出力保護回路84に接続されこれ
から信号を受信する。

第４図において、モード選択回路86は回路として示され
ている。この回路86はどの動作モードがモード入力信号
の状態により選択されるべきか検出する。外部回路モー
ドが選択された時に双方向の入力がアナログ入力として
構成され、電圧モニタ入力に接続される。内部回路モー
ドが選択された時には、双方向のピンが、内部テスト信
号に接続できるオープンドレインデジタル出力として構
成される。抵抗回路84（第３図）から入力は内部モード
において電圧モニタ入力に接続される。

従って、双方向性入力Ｖ_UNR L/INTLLK190は外部モード1
90aにおいては低い非調整電圧モニタ出力用のアナログ
入力であり、内部モードにおいてはオープンドレイン内
部クロックテスト出力195bである。これに対応して、双
方向性入力Ｖ_UNR M/CLK RDY191は各モードにおいて非調
整中央レンジ電圧出力191a及び内部クロックレディ信号
191bからのオープンドレイン出力に接続されており双方
向入力Ｖ_UNR H/V_UNRRDY192は各モードにおいて非調整高
電圧出力192a及び内部Ｖ_UNR RDY信号192bからのオープ
ンドレイン出力に接続されており、Ｖ_REG L/V_REG RDY19
3は各モードにおいて低い調整電圧出力193a及び内部調
整電圧信号193bからのオープンドレイン出力に接続され
ており、そしてＶ_REG H/HOLD194は各モードにおいて高
い調整電圧出力194a及び内部ホールド信号194bからのオ
ープンドレイン出力に接続されている。

内部回路モードに見られるように、抵抗入力1 195はス
イッチ200を介してVUNR L出力190aに接続され、抵抗入
力R2 196はスイッチ201を介してＶ_UNR M電圧中央出力19
1aに接続され、抵抗入力R3 197はスイッチ202を介して
Ｖ_UNRＨ出力192aに接続され、抵抗出力R4 198はスイッ
チ202を介してＶ_REG L出力193aに接続され、そして抵抗
入力R5 199はスイッチ203を介してＶ_REG H出力194aに接
続されている。

双方向入力190ないし194はそれぞれMANDトランジスタ回
路204に接続されている。各回路204は、互いに接続され
た１対のトランジスタ205及び206を有している。トラン
ジスタ205の各々はライン207に接続され、それらの関連
の他のトランジスタ206の各々のゲートはそれぞれリセ
ット回路の内部入力190b,191b,193b及び194bに接続され
ている。

MODE/V_UNR入力208では、トランジスタ209のゲートが抵
抗212を介して入力208に接続されている。電源電圧Ｖ_DD
は抵抗211を介してトランジスタ209のドレインに接続さ
れており、トランジスタ209のソースはグランドに接続
されている。トランジスタ209のゲートも抵抗210を介し
てトランジスタ211のソースに接続されている。トラン
ジスタ211のゲートはインバータ213の入力端に接続され
ている。インバータ213の出力はスイッチ200ないし204
及び214ないし218の入力端に接続されている。インバー
タ213の出力もライン207を介してトランジスタ205の各
々のゲートに接続されている。モード選択回路の動作は
前述の回路構成及び以下に与えられる説明と共に説明さ
れる。

双方向性入力にたいしてモードを検出するための信号を
与える回路は一般的に200により示されており、本件の
譲受人に譲渡された米国特許出願第710,793号の「デュ
アルパーパスアナログ入力用モード検出回路（MODE DET
ECTION CIRCUIT FOR A DUAL PURPOSE ANALOG INPUT）」
に説明されている。回路220は、リセット回路80が内部
モードにあるか外部モードにあるかを決定する。このよ
うに、この実施例では、一度モードが回路220により検
出されると、モード選択回路86の残りの部分はどの入力
が使用されべきかについて転送装置を介して指示を与え
る。

このように、モード選択回路86は内部あるいは外部抵抗
回路のどちらかの使用を可能にする。この実施例では、
双方向性ピン190は回路の動作を示すために詳細に説明
される。示されているように、残りの双方向性入力191
ないし194は同じように接続され、それらの動作は、唯
一の違いが入力ピンであることを除いて全く同じであ
る。

このように、双方向性入力Ｖ_UNR L/HOLDについて、ライ
ン207から与えられた高信号がある時には、転送ゲート2
14はターンオフされ、転送ゲート200はターンオフされ
る。転送ゲート200は、内部抵抗回路の入力を出力Ｖ_UNR
L190aに接続する指示を与える。ライン220を通る信号
もトランジスタ205をターンオンし、次にこれがトラン
ジスタ206にオープンドレイン出力として動作すること
を可能にし、この出力が入力ライン190bを介してこれに
供給される反転信号である。

これに対して、ライン207上の信号が低にある時には転
送ゲート214がターンオンされ、転送ゲート200がターン
オフされる。この信号はトランジスタ205をターンオフ
し、これが双方向性入力ピン190上にあるどのような電
圧もＶ_UNR L190aに送られることを可能にし、かつ入力
ピン190bが190上の電圧に影響を受けることを防止す
る。

第３図に戻って、低電圧制御回路88は出力保護回路84及
びモード選択回路86に接続されている。典型的な低電圧
制御回路88及び関連の出力保護回路84は本件の譲受人に
譲渡された米国特許出願第710,798号の「低電圧制御回
路（LOW VOTAGE CONTROL CIRCUIT）」に説明されてい
る。この出願は、パワーアップ及びパワーダウンサイク
ル中には回路出力を既知状態に保持する回路を開示して
いる。安全回路85はクロックパルスを受信するためにシ
ステムクロックに接続されている。この回路85はライン
96,97及び98を介して出力保護回路84及び外部装置、特
にインタフェース回路40（第２図）にも接続され、これ
らから信号を受け取る。

前述したように、リセット回路80の主な目的は、郵便料
金計のマイクロプロセッサ30及びNVM50,60の正しい動作
に極めて重要である異なった機能を監視することであ
る。このように、例えば、郵便料金計が保護されること
を保証するために、システムの電圧及びシステムクロッ
クは連続的に監視されねばならない。そのため、この実
施例では、クロック信号がある範囲の周波数にまでなっ
ていることを決定するシステムクロック検出回路81が使
用されている。このシステムクロック検出回路81はシス
テムクロックが最小周波数で動作しているという指示を
与える。

第５図には、システムクロック検出回路が説明されてい
る。これはシステムクロックが所定の最小周波数を与え
ていることを証明する装置を開示している。クロック入
力は３つのＤ形フリップフロップ301,302及び303に接続
されている。示されているように、フリップフロップ30
1の入力はＶ_DD電圧源に接続されている。フリップフロ
ップ301のＱ出力はＤ形フリップフロップ302の入力端に
接続されている。これに対応して、Ｄ形フリップフロッ
プ302のＱ出力はフリップフロップ303のＱ出力に接続さ
れている。フリップフロップ301,302及び303のリセット
入力は全て一緒に接続されており、次にインバータ307
を介して発振器308の入力端に接続されている。示され
ているように、発振器308からの出力はＤ形フリップフ
ロップ304のクロック入力端に接続されている。フリッ
プフロップ303からの出力はフリップフロップ304のＤ入
力に接続されている。フリップフロップ304のＱ出力は
次にフリップフロップ305のＤ入力に接続されている。
やはり開示されているが、フリップフロップ305のＱ出
力が準備完了していることを示す出力信号_CLKRDYを与え
る。

フリップフロップ305のＱ出力はANDゲート306の入力の
うちの１つに接続されている。ANDゲート306の他の入力
はＤ形フリップフロップ304からの出力に接続されてい
る。ANDゲートの出力306はフリップフロップ304のリセ
ット入力に接続されている。システムクロック検出回路
の動作は前述の回路構成及び以下の説明と共に説明され
る。

システムクロック検出回路81の目的は、リセット回路に
接続されたシステムクロックが所定の最小周波数より上
にあるか否か検出することである。オンボード発振器30
8は、システムクロック検出回路81が動作すき範囲につ
いての適正な初期周波数を与える。この実施例では、発
振器308により発生される周波数は典型的には、フリッ
プフロップ301,302及び303の動作の故に、通常はクロッ
クにより与えられる所定周波数の1/6である。最初にリ
セット回路がまずパワーアップされた時に、発振器はフ
リップフロップ301,302及び303をリセットし、フリップ
フロップ303上に低出力を与える。パワーアップのクロ
ックサイクル中に、フリップフロップ303により与えら
れた低信号はフリップフロップ304に伝えられる。従っ
て、フリップフロップ305からのＱ出力はクロックが準
備完了していないことを示す高信号を与える。ANDゲー
ト306は、スタート状態ではフリップフロップ304及び30
5がどの状態にあるか最初は明らかでないために、シス
テムクロックのスタートの間は保護を与えるためのもの
である。フリップフロップ304がＱ出力が能動であると
してパワーアップされた場合には、この状態がクロック
された時に、ANDゲート306はフリップフロップ305にリ
セットを与えて一発振器サイクルより短い間だけ誤った
クロック信号にフリップフロップ304準備完了指示を可
能にさせる。この可能な誤った出力についての時間フレ
ームはリセット遅延の時間より極めて短く、そのためチ
ップ出力上にエラーは検出されない。

インバータ307の出力が一度高になる前にフリップフロ
ップ301ないし303を介してクロック信号から３つの低か
ら高の遷移があった場合には、クロック信号が準備完了
していることの指示が出力端に与えられる。従ってＤ形
フリップフロップ304のクロック入力が低から高へ変化
する。このようにフリップフロップ303からの高出力は
フリップフロップ304の入力によって受け入れられる。
インバータ307からの次の高から低の遷移は305から信号
を伝え、クロックが準備完了したことの指示を与える。

この実施例では、クロック準備完了信号が出力端におい
て示される毎に、フリップフロップ304はANDゲート306
の動作を介してリセットされ、高信号がすべてのサイク
ルの間にフリップフロップ301,302及び303を介して送ら
れていることを保証する。このように、クロック信号が
適正に動作しない場合には、クロック準備完了出力が適
正な状態にないという迅速な指示がある。

従って、この回路は、クロック信号がある所定のスレシ
ホールド周波数にあるかあるいはそれ以上にあるか否か
の指示を与える。このように、この実施例では、CLK入
力はこの所定のスレシホールドより上で動作しない場合
には、クロック準備完了出力_CLKRDYが使用可能にされな
いという指示がある。システムクロックが所定スレシホ
ールドより上で動作している場合には、クロック準備完
了信号はそれが使用可能にされているという指示を与え
る。

再び第３図に戻って、調整及び非調整電圧モニタ87及び
89は各種電源の電圧レルの指示を与えるために使用され
る。出力保護回路84はリセット遅延回路83を介してモニ
タ87及び89から信号を受け取る。リセット遅延回路83は
モニタが正常に動作するまで、全ての信号が出力端に与
えられることを阻止し、これにより料金計が安全状態の
ままにあることを保証する。

第２図に戻って、この実施例では、電圧の監視は、正常
なシステム電源電圧Ｖ_DD及び非調整電源Ｖ_UNRの両方を
モニタすることにより行なわれる。非調整電源Ｖ
_UNRは、調整電源の前に故障すると思われる電源から直
接に与えられる。供給電源のこれらの２つの異なった判
別点の故に、マイクロプロセッサ30にパワーが低下して
いることを警告するという機会が与えられる。

非調整電圧、調整電圧及びシステムクロックが全て適正
レベルにある時に、リセット遅延回路83（第３図）がシ
ステムクロックからのパルスの所定の数のカウントを始
める。一度所定のパルス数が超えられると、リセット信
号がマイクロプロセッサ30及びインタフェース回路40を
解放し、料金計の正常な動作が開始できる。

リセット信号が能動にある時つまり条件のうちの１つが
満足されない時はシステムプリンタ70はロックされ、こ
れにより料金計による郵便料金のプリントを防止する。
プリンタを解放のに適正であるという指示を与えるアン
ロック使用可能信号もインタフェース回路40から与えら
れる。リセット回路80の最後のそして最も重要な機能は
NVM50及び60の重要な会計情報を保護することである。

この機能を実現するために、リセット回路80はインタフ
ェース回路40からの３つの信号を受け取る。はじめの２
つの信号はNVM1及びNVM2使用可能信号であり、第３の信
号はNVMWR信号である。インタフェース回路40とリセッ
ト回路80とは、NVM50あるいは60上の出力と入力との間
の不一致がないことを保証するための相互に作用する。

リセット回路80は、NVM50及び60の両方が同時に能動に
ないことを保証する。リセット回路80はどちらかの不揮
発メモリの書き込みライン54がまず使用可能ラインを附
勢せずに能動にされないことも確実にする。更にリセッ
ト回路80はNVM50及び60が同時に使用可能にされること
を防止する。最後に、NVM使用可能ライン53,54及び55の
どれかがある数のクロックサイクルの間以上に使用可能
にされた場合にはリセット回路は安全条件回路に出力信
号を送り、これによりNVM50及び60内に配置されている
内容の保護を確実にする。

基本的には、リセット回路は、リセット回路80の出力上
の短絡を検出しNVMラインのそれ以上のアクセスを防止
することによって、NVM50及び60を保護している。不揮
発メモリの重要な会計情報が保護されるには前述の安全
を維持することが極めて重要である。

第５図ないし第９図は、不揮発メモリ安全回路85、非調
整電源モニタ87、調整電源モニタ89及びリセット遅延回
路83についての回路構成を示している。これらの回路
は、郵便料金計の内容を保護するために、互いにそして
リセット回路の他の部分と協力して動作する。前述の回
路の動作及びそれらの説明は以下の説明と共に前述の図
面を参照して説明される。

第５図は第３図の安全回路85の回路構成を示す図であ
る。安全回路85は、システムクロックからの信号、不揮
発メモリ入力からの信号、及び不揮発メモリ出力からの
信号を受ける。

第５図では、ANDゲート110はリード111を介してリセッ
トカウンタ112に接続されている。ANDゲート110は第１
図に示されているようにシステムクロックからの初期ク
ロックパルスを受ける。ANDゲート113の出力はANDゲー
ト114の出力のうちの１つに接続されている。ANDゲート
114の他の入力はANDゲート115の出力端に接続されてい
る。ANDゲート113の３つの入力は、NVM50及び60の出力
であるNVM1_E、NVM2_E及びNVMWR_Eに接続されている（第２
図）。

ANDゲート115の３つの入力はNVM50及び60の入力であるN
VM1、NVM2V、及びNVMWRラインに接続されている。各々
がそれぞれインバータ119,120及び121に接続された１入
力を有している３つのORゲート116,117及び118があるこ
とがわかる。ORゲート116,117及び118の出力はANDゲー
ト122の３つの入力に接続されている。

ANDゲート122の出力は次にNANDゲート123の３つの入力
のうちの１つに接続されている。NANDゲート123の第２
の入力はANDゲート110の入力に接続されている。

ORゲート124の２つの入力はNVM50及び60からのNVM1及び
NVM2入力に接続されている。ORゲート124の出力はANDゲ
ート125の第１の入力に接続されている。ANDゲート125
の出力は次にNANDゲート123の第３の入力に接続されて
いる。ANDゲート125の第２の入力はリセットフリップフ
ロップ127の出力に接続されている。

ANDゲート128の３つの入力はNVM1、NVM2、及びインバー
タ119の出力に接続されている。ANDゲート128の出力は
インバータ126に接続されており、インバータ126は次に
ANDゲート125の第３の入力に接続されている。

ANDゲート128はフリップフロップ127のクリア入力にも
接続されている。フリップフロップ127のセット入力はA
NDゲート115の出力に接続されている。安全回路の動作
は第５図及び以下の説明と共に説明される。

第５図のNVM安全回路に示されているように、ORゲート1
16,117及び118は、入力信号が高にある時に低である出
力信号がないことを保証するために１つの入力を各出力
に比較している。このように、例えば、NVM1_E出力が低
でありかつNVM1入力が高であれば、ORゲート116を通る
低出力がある。従って、零がANDゲート122の入力端に与
えられ、次に零即ち低出力が与えられる。このように、
NANDゲート123はNVM50及び60の出力端の全てを使用禁止
することを示す信号を与えられる。これは出力保護回路
84（第３図）の動作によって実現される。この回路84は
実際には前述したように、使用禁止信号がこれに与えら
れた時に全ての出力信号を素子する。

NVM50及び60の出力はANDゲート115の入力端に与えられ
る。従って、ANDゲート113及び115の入力端が全て高に
ある時に、ANDゲート114はカウンタ112へリセット信号
を与える。このように、不揮発メモリの全ての入力が同
時に高にありかつ不揮発メモリの出力が同時に高にある
時にカウンタがリセットできる。これがカウンタ112の
機能は不揮発メモリの出力を使用可能に保持する際にタ
イムリミットが超えられていないことを保証することで
ある。このように、カウンタ112のリセット入力が所定
のサイクル数より以上に（NVMラインのうちの１つが能
動にあることを示して）非能動である場合には、出力が
使用禁止されるベきであるという信号がNANDゲート123
で受信される。

一度カウンタ112が所定の数例えば16クロックサイクル
に達すると、カウンタ112の出力は低になり、これによ
りANDゲート110の動作でカウンタ112のクロック入力を
使用禁止する。これがNANDゲート123により与えられた
使用禁止信号を効果的にラッチする。前述したように、
使用禁止信号は入力及び出力の全てが再び高状態に行く
までそのままである。このように、例えば、入力あるい
は出力に短絡がある場合には、２つのANDゲート113及び
115からの信号は郵便料金計内のメモリがロックされて
いることを保証し、そしてNV50及び60の情報の読み出し
あるいは書き込みが不可能になる。

ORゲート124は基本的にNVM1及びNVM2入力が決して同時
には能動にならないことを保証する。これはたとえそれ
らが同時に読み取られていても郵便料金計の正常な動作
条件の下では両方の信号が能動つまり使用可能にされな
いので必要である。ANDゲート128はNVM書き込み入力が
一方あるいは他方のNVM出力ラインの前には能動になら
ないことを保証するために使用される。このように、実
際には、この回路はNVM書き込み信号が使用可能にされ
る前には使用可能にされない。

ORゲート124及びANDゲート128は以下の方法で回路に保
護を与える。NVM書き込み入力はインバータ119を介して
反転状態でANDゲート128へ与えられる。このように、NV
M1及びNVM2が両方共に能動でない（共に高にある）場合
には、NVM書き込みラインは低にある。次にANDゲート12
8は高になりフリップフロップ127をクリアする。使用禁
止出力はANDゲート125及びNANDゲート123の動作のため
に高になる。Ｄ形フリップフロップ127のこのラッチを
除去するつまりクリアする唯一の方法は、ANDゲート115
からの入力の全てを１つまり非能動に戻すことである。
一度NVM入力の全てが１つという非能動を状態に復帰す
ると、Ｄ形フリップフロップ127はセットされ、これに
よりANDゲート125により与えられた使用禁止信号を取り
除く。このように、安全回路85は、フリップフロップ12
7がセットされる前に、NVM50及び60の入力及びNVMへの
出力の全てが高つまり非能動にあることを保証する。

不揮発メモリ安全回路85はこれにより、メモリが連続的
に使用可能にされる時間の大きさを制限する機能を実行
して両方のメモリの同時の使用可能を防止し、また回路
使用可能信号が非能動になるまえに書き込み使用可能信
号が非能動である場合にはメモリの書き込み使用可能を
防止する。NVM安全回路は不揮発メモリに関する１つの
出力あるいは入力の間に不一致が検出された時にはメモ
リのアクセスを防止する。安全回路は価値のある重要な
会計情報が変形されたりあるいは破壊されたりできない
ように不揮発メモリに別の保護を与える。

第７図は非調整電圧モニタ87の回路を示す図である。非
調整電圧Ｖ_UNRそれぞれ抵抗130,136及び142を介してコ
ンパレータ134,140及び146の負の入力に接続されてい
る。わかるように、抵抗131,137及び143は抵抗130,136
及び142に接続されている。抵抗131,137及び143の反対
の端は接地されている。コンパレータ134,140及び146の
正の入力はそれぞれ抵抗132,138及び144を介して基準電
圧に接続されている。

抵抗133,139及び145はそれぞれコンパレータ134,140及
び145の正の入力にフィードバックして接続されてい
る。抵抗133,139及び145は抵抗132,138及び144と共にコ
ンパレータ切り換え点にヒステリシスを与える。つぎ
に、インバータ148はフリップフロップ150のセット入力
に接続されている。ヒステリシス装置つまりシュミット
トリガー141の出力はフリップフロップ150のリセット入
力に接続されている。フリップフロップ150のセット入
力はまたフリップフロップ149のセット入力に接続され
ている。ヒステリシス装置つまりシュミットトリガー13
5の出力はフリップフロップ149のリセット入力に接続さ
れている。明らかなように、シュミットトリガー133,14
1及び142はインバータである。フリップフロップ149の
Ｑ出力は非調整電圧が適正レベルにあるという指示を与
える。フリップフロップ150のＱ出力は電圧が低いある
いは降下しているか否かの指示を与える。

この実施例では、コンパレータ134,140及び146は基準電
圧Ｖ_REFを非調整電源の電圧に比較している。非調整電
圧は３つの異なったスレシホールドレベルに分割され
る。コンパレータ134は最も低いスレシホールド電圧を
表し、コンパレータ140は中央のレンジのスレシホール
ド電圧を表し、そしてコンパレータ146は最も高いスレ
シホールド電圧を表している。

まず、コンパレータ134,140及び146は２つのフリップフ
ロップ149及び150への入力がリセットできるように非能
動である。更に、セット入力が低であり、そのため各フ
リップフロップのＱ出力は低であって、非調整電圧が低
でありかつ非調整電圧が適正なレベルにないことを示
す。

電圧が増大して最も低いスレシホールド電圧Ｖ_UNRLOWを
超えたときに、コンパレータ134の出力は非能動状態
（１）から能動状態（０）に変わる。しかし、フリップ
フロップ149のセット入力が零であるので、フリップフ
ロップ149の出力は零のままにある。このように、フリ
ップフロップ149の出力は依然として、非調整電圧源が
十分に高くないという指示を与えている。

中央レンジの非調整電圧Ｖ_UNRＭが超えられた時に、コ
ンパレータ140の出力はフリップフロップ150のリセット
入力端子に零を与え、フリップフロップ150には２つの
零入力がある。従って、フリップフロップ150の出力は
依然零のままにある。従って、出力には変化がなく、そ
のためフリップフロップ150の出力は依然として電圧が
低いことを示している。

終わりに、非調整電圧が最も高いスレシホールド電圧Ｖ
_UNRＨを超えた時にコンパレータ146からの出力は１から
０に変化する。コンパレータ146の出力はインバータ147
を介して反転され、１をフリップフロップ149及び150の
セット入力の両方に与える。これがフリップフロップ出
力149及び150の最初の状態の遷移である。この状態にお
いて、フリップフロップ149のＱ出力は能動であり非調
整電圧が準備完了であるという指示を与え、フリップフ
ロップ150のＱ出力は能動で電圧がもはや低にないとい
う指示を与える。

非調整電源の公称レベルが低下した時に、生じる最初の
スレシホールド電圧は最高のスレシホールド電圧Ｖ_UNR
Ｈである。この点で、コンパレータ146の出力は０から
１へ変化し、そのためインバータ147の出力が１から０
へ変化する。この点で、フリップフロップ149及び150の
入力上に２つの０がある。このように、どちらのフリッ
プフロップの状態変化もない。

達成される次のスレシホールドは非調整中央レンジスレ
シホールドＶ_UNR Mである。従って、コンパレータ140の
出力は０から１に変化し、フリップフロップ150のリセ
ット入力は高に変化する。そのため、フリップフロップ
150のＱ出力は高に変わる。電圧が低にあるあるいは降
下しているという指示がフリップフロップ150の出力端
にある。

最後に電圧が非調整低スレシホールド電圧Ｖ_UNR Lより
下に低下し続けている時に、コンパレータ134の出力は
０から１に変化する。フリップフロップ149のリセット
ラインの入力は０から１に変化し、これによりフリップ
フロップ149をリセットする。フリップフロップ149の出
力は１に復帰しこのため非調整電圧がもはや適正レベル
にないという指示を与える。

非調整電圧が高レンジより上にある時にモニタ87はリセ
ット遅延回路83に信号を与えその能動化を可能にする。
電圧モニタ87は、電圧があるレベルＶ_LOWより下に降下
しているという信号を出力保護回路84に送る。このモニ
タ87は、非調整電圧が適正なレベルにない時に回路の能
動化を防止するために、リセット遅延回路83に信号を送
る。

第８図は調整電圧モニタ89の回路を示す図である。図に
示されているように、基準電圧Ｖ_REFはそれぞれ抵抗160
及び168を介してコンパレータ162及び170の正の入力に
与えられる。抵抗160及び169はフードバックするように
コンパレータ170及び171の負の入力端には、それぞれ抵
抗166及び171を介してシステム電圧Ｖ_DDが与えられてい
る。

また、抵抗167及び172の一端は抵抗166及び171に接続さ
れ、他端は接地されている。ヒステリシス装置つまりシ
ュミットトリガー163及び173はそれぞれコンパレータ16
2及び170の出力端に接続されている。

ヒステリシス装置つまりシュミットトリガー163の出力
はインバータ164の出力接続されている。次に、インバ
ータ164の出力はORゲート165の第１の入力に接続されて
いる。ヒステリシス装置つまりシュミットトリガー173
の出力はゲート165の第２の入力に接続されている。OR
ゲート165の出力は、調整電源が適正レベルにあるか否
かという指示を与える。

初期状態において、電源電圧Ｖ_DDは０電圧にあり、コン
パレータの両出力は高つまり非能動にある。出力Ｖ_REG
RDYは高であり、リセット回路に非能動信号を与える。
電圧がスレシホールド電圧Ｖ_REG Lを超えた時にコンパ
レータ162からの出力は１から０に変化する。従って、O
Rゲート165は０を出力して、調整電圧が準備完了にある
ことを示す。電圧がより高いスレシホールド電圧Ｖ_REG
Hを超えた時に、コンパレータ170の出力は１から０へ変
化する。このように、インバータ164からの出力は０か
ら１へ変わり、ORゲート165を通る出力は高になり、調
整電圧が準備完了でないことを示す。これは高すぎるの
である。

電圧モニタ89は実際には電圧が高すぎるかあるいは低す
ぎるかを監視する。調整電圧が２つのスレシホールド電
圧の間にある時に、調整電圧源は準備完了である。しか
し、電圧がコインパレータ162の第１のスレシホールド
電圧より下にあるかあるいはコンパレータ170の第２の
スレシホールド電圧より上にある時に、調整電圧モニタ
信号をリセット遅延回路83に送り、この調整電圧源が受
容できるレベルになるまで能動となることを防止する。

第９図はリセット遅延回路83の回路を示す図である。リ
セット遅延回路83は３入力ORゲート250及びカウンタ251
を有している。ORゲート250はRDY信号、VunrRDY信号及
びVunrRDY信号を受け取る。入力の全てがORゲート250に
能動信号を与えている時にカウンタ251のリセット入力
が能動になる。

カウンタ251はタイミング用及びカウント用のクロック
信号も受け取るカウンタ251は、ORゲート250上のリセッ
ト信号が非能動にある時にある数のクロックサイクルを
カウントするようにセットされている。一度所定数のク
ロックサイクル（例えば２¹⁹クロックサイクル）が発生
すると、出力信号は状態を変化し非能動出力を示す。カ
ウンタ251をロックする。

このように、リセット遅延回路83はクロック検出回路8
1、非調整電圧モニタ87及び調整電圧モニタ89から入力
信号を受け取る。これらの入力の全てが適正なレベルに
ある時には、回路83は郵便料金計の動作を開始する前に
遅延を与える。このリセット遅延回路83は料金計のタイ
ミング機能に使用される外部コンデンサの必要をなくし
た。

本発明のリセット回路は郵便料金計の他の部分と共に、
その内に配置された変わりやすい会計情報の保護を与え
る。この実施例のリセット回路内に含まれている別の回
路は小型化を可能にする集積回路技術を用いて実現でき
ることを当業者には良く知られている。この回路が種々
のマイクロプロセッサベースのシステム内に使用できる
ことも良く知られている。このリセット回路は電圧レベ
ルが重要であるような回路内に使用できることも知られ
ている。最後に、この回路は、不揮発メモリあるいは他
のコアメモリ内の感じやすい情報がある任意の形式のシ
ステムに使用できる。

【図面の簡単な説明】

第１図は典型的な郵便料金計の一般的ブロック図、第２
図はリセット回路を用いた郵便料金計の機能図、第３図
は第２図のリセット回路のブロック図、第４図は第３図
のリセット回路のモード選択回路を示す図、第５図は第
３図のリセット回路のシステムクロック検出回路を示
す、第６図は第３図のリセット回路の不揮発メモリ安全
回路を示す図、第７図は第３図のリセット回路の調整さ
れた電圧モニタを示す図、第８図は第３図のリセット回
路の調整されない電圧モニタを示す図、第９図は第３図
のリセット回路のリセット遅延回路を示す図である。 CPU:中央処理装置、NVM:不揮発メモリ PM:固定メモリ、TM:一時記憶メモリ PP:郵便料金プリント SP:郵便料金プリンタ MP:マルチプレクサ I:入力キーボード O:出力ディスプレイ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘンリー・スタルザー アメリカ合衆国コネチカツト州06810，ダ ンベリー，ミドル・リバー・ロード 237 (56)参考文献 特開 昭52−147929（ＪＰ，Ａ) 特開 昭53−149730（ＪＰ，Ａ) 実開 昭58−170100（ＪＰ，Ｕ) 特公 昭57−12239（ＪＰ，Ｂ２) 米国特許4481604（ＵＳ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】処理手段（30）に接続されこの処理手段か
   ら受信した重要な会計情報を記憶する前記第１及び第２
   の不揮発メモリ（50,60）と、前記第１及び第２の不揮
   発メモリ内の重要な会計情報に安全を与える不揮発メモ
   リ安全回路（85）を有するリセット手段（80）と、該第
   １及び第２の不揮発性メモリの使用可能入力信号（NVM
   1、NVM2）及び書込み入力信号（NVMWR）を前記リセット
   手段に与えそして該リセット手段から前記第１及び第２
   の不揮発性メモリに使用可能出力信号（NVM1_E、NVM2_E）
   及び書込み出力信号（NVMWR_E）を与える入力および出力
   手段（40、42〜44、53〜55）と有する電子郵便料金計に
   おいて、前記不揮発メモリ安全回路が、 前記第１及び第２の不揮発メモリの使用可能入力信号、
   使用可能出力信号、書込み入力信号及び書込み出力信号
   を監視して少なくとも１つの信号が能動状態に変わった
   時から所定時間の間に該第１または第２の不揮発メモリ
   手段を使用可能にできる時間を制限する手段（112、11
   3、114、115、123）と、 各前記使用可能入力信号（NVM1、NVM2）を監視して該各
   使用可能入力信号が共に能動状態に有る時に前記第１及
   び第２の不揮発メモリの使用可能となることを防止する
   手段（123、124、125）と、及び 各前記使用可能入力信号（NVM1、NVM2）および書込み入
   力信号（NVMWR）を監視して該使用可能入力信号のいず
   れかが能動状態となる前に該書き込み入力信号が能動状
   態となった場合、該書込み入力信号による書き込みを防
   止する手段（119、123、125、126、127、128）と、を有
   することを特徴とする郵便料金計。