JPS61270849A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS61270849A JPS61270849A JP11161285A JP11161285A JPS61270849A JP S61270849 A JPS61270849 A JP S61270849A JP 11161285 A JP11161285 A JP 11161285A JP 11161285 A JP11161285 A JP 11161285A JP S61270849 A JPS61270849 A JP S61270849A
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- JP
- Japan
- Prior art keywords
- wiring
- conductor
- parasitic capacitance
- width
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発ＢＡは集積回路装置に関し、％にその配線の布設方
法に関する。
法に関する。
一般に集積回路装置は半導体基板上に形成された複数の
半導体集子とこれら複数の半導体素子を相互に接続して
いる配線よシ構成される。従来の集積回路においては個
々の半導体素子のサイズは比較的大きく、これら複数の
半導体素子を相互に接続している配線にも比較的配′１
Ｍ＠の太い配線が使用されている。これは、半導体基板
上ひに配線のバタン形成が製造技術並ひにプロセス技術
上の制約によシ決定されていたためである。
半導体集子とこれら複数の半導体素子を相互に接続して
いる配線よシ構成される。従来の集積回路においては個
々の半導体素子のサイズは比較的大きく、これら複数の
半導体素子を相互に接続している配線にも比較的配′１
Ｍ＠の太い配線が使用されている。これは、半導体基板
上ひに配線のバタン形成が製造技術並ひにプロセス技術
上の制約によシ決定されていたためである。
従来の集積口′路装置に使用されている半導体素子に寄
生する容量は大きくこのような寄生容量の大きい半導体
素子を用いて樽成される基本回路の動作速度は比較的遅
く、また配線の配線幅が太いことから配線の寄生容量が
大きく、配線の寄生容量による遅延も比較的大きかった
。
生する容量は大きくこのような寄生容量の大きい半導体
素子を用いて樽成される基本回路の動作速度は比較的遅
く、また配線の配線幅が太いことから配線の寄生容量が
大きく、配線の寄生容量による遅延も比較的大きかった
。
近年において線条積回路装置は裂造技術韮ひにプロセス
技術の進歩によシ半導体素子の一層の微細加工が可能に
なっている。この微細加工技術を用いることによシ半尋
体素子のサイズの小型化が可能に々〕個々の半等体素子
に寄生する容量を減少できる。同様に半導体素子間を相
互に接続している配線の配線幅を細くすることが可能に
々ル配線の単位長当シの寄生容量を減少できる＠このた
め近年の集積回路装置において社基本回路の動作速度は
比較的速く％また配線の寄生容量による遅延も比較的小
さくなっている。しかしながら半導体素子自体の動作速
度が速く々るに従い相対的に配線の奇生容量による遅延
が大きく見えてくるようＫなシ、集積回路装置としての
動作速度を高速化することが難かしくなってきている。
技術の進歩によシ半導体素子の一層の微細加工が可能に
なっている。この微細加工技術を用いることによシ半尋
体素子のサイズの小型化が可能に々〕個々の半等体素子
に寄生する容量を減少できる。同様に半導体素子間を相
互に接続している配線の配線幅を細くすることが可能に
々ル配線の単位長当シの寄生容量を減少できる＠このた
め近年の集積回路装置において社基本回路の動作速度は
比較的速く％また配線の寄生容量による遅延も比較的小
さくなっている。しかしながら半導体素子自体の動作速
度が速く々るに従い相対的に配線の奇生容量による遅延
が大きく見えてくるようＫなシ、集積回路装置としての
動作速度を高速化することが難かしくなってきている。
このため、配線の奇生容量を減少させる必要が高まって
いるが、一般に配線の寄生容量を減少させる方法として
は、配線の配線幅を細くする。配線の配線長を短かくす
る。配線の８曲の層間絶縁膜の膜厚を厚くして配線の相
互間隔を拡げる。層間絶縁膜に誘電率の低い材料を使用
する０の４方法が挙けられる。以下それぞれの方法につ
いて問題点を述べる。
いるが、一般に配線の寄生容量を減少させる方法として
は、配線の配線幅を細くする。配線の配線長を短かくす
る。配線の８曲の層間絶縁膜の膜厚を厚くして配線の相
互間隔を拡げる。層間絶縁膜に誘電率の低い材料を使用
する０の４方法が挙けられる。以下それぞれの方法につ
いて問題点を述べる。
第１の配線幅を細くする方法は、製造技術の進歩に応じ
て可能になった方法であル、従来のように配線幅が比較
的太いときＫは配線の底面或いは上面の寄生容量が支配
的であシ配線の端効果による側面の容量については殆ん
ど考慮する必要はなく、配線幅を細くすれはその細くし
た割合にほぼ比例して配線の奇生容量は減少していたが
、配線幅が細くなり配線の底面或いは上面の寄生容量が
減少すると配線の端効果による側面の寄生容量が相対的
に大きく見えてくるようＫなル、微細加工技術を用いて
配線の配線幅を細くしても単位長当シＯ配線の寄生容量
紘さはど減少しないようになる。この配線の側面の寄生
容量の影響を具体例を挙げて説明する。
て可能になった方法であル、従来のように配線幅が比較
的太いときＫは配線の底面或いは上面の寄生容量が支配
的であシ配線の端効果による側面の容量については殆ん
ど考慮する必要はなく、配線幅を細くすれはその細くし
た割合にほぼ比例して配線の奇生容量は減少していたが
、配線幅が細くなり配線の底面或いは上面の寄生容量が
減少すると配線の端効果による側面の寄生容量が相対的
に大きく見えてくるようＫなル、微細加工技術を用いて
配線の配線幅を細くしても単位長当シＯ配線の寄生容量
紘さはど減少しないようになる。この配線の側面の寄生
容量の影響を具体例を挙げて説明する。
第３図は本発明を用いていまい従来の配線の断面図であ
〕、３１紘半導体基板、３２．３３Ｕそれぞれ第１．第
２の層間絶縁膜、３５は着目している配線、３４は保護
膜である。なお、お３図には示していないがｔｈｌの層
間絶縁膜３２と第２の層間絶に膜３３との間には別の配
線或いは抵抗等が配置され回路を構成しているものとす
る０尚。
〕、３１紘半導体基板、３２．３３Ｕそれぞれ第１．第
２の層間絶縁膜、３５は着目している配線、３４は保護
膜である。なお、お３図には示していないがｔｈｌの層
間絶縁膜３２と第２の層間絶に膜３３との間には別の配
線或いは抵抗等が配置され回路を構成しているものとす
る０尚。
半導体基板とはエピタキシャル層をも含む総称である。
第３図において第１．第２の層間絶Ｉｊ７＆膜３２３３
の膜厚をそれぞれ０５μｍ％抛１．第２の層間絶縁膜３
２，３３０比誘電率をともに４．０配線３５の配線幅３
μｍ１配＠３５の長さ１μｍとした場合の単位長当シの
配線の容量を基準値とすると配線３５の配線幅を１．６
μｍとして他の条件が全て同一であるとき単位長当シの
配線の寄生容量は基準値に比べ２３％減少し、また配線
３５の配線幅を１μｍとして他の条件が全て同一である
とき、単位長当シの配線の寄生容量は基準値に比べ３３
チ減少するにすぎない。このように配線の配線幅を細く
しても、配線の端効果による側面の容量のために配線の
寄生容量の減少の割合は配線幅の減少の割合に比べてわ
ずかであシ、今後−微細加工技術が進歩して配線の配線
幅を一層細くできるように一層りても配線の寄生容量の
減少にはあまシ寄与しないよう１１ってゆく。
の膜厚をそれぞれ０５μｍ％抛１．第２の層間絶縁膜３
２，３３０比誘電率をともに４．０配線３５の配線幅３
μｍ１配＠３５の長さ１μｍとした場合の単位長当シの
配線の容量を基準値とすると配線３５の配線幅を１．６
μｍとして他の条件が全て同一であるとき単位長当シの
配線の寄生容量は基準値に比べ２３％減少し、また配線
３５の配線幅を１μｍとして他の条件が全て同一である
とき、単位長当シの配線の寄生容量は基準値に比べ３３
チ減少するにすぎない。このように配線の配線幅を細く
しても、配線の端効果による側面の容量のために配線の
寄生容量の減少の割合は配線幅の減少の割合に比べてわ
ずかであシ、今後−微細加工技術が進歩して配線の配線
幅を一層細くできるように一層りても配線の寄生容量の
減少にはあまシ寄与しないよう１１ってゆく。
また、ＭＯＳ）ランジスタで構成されている回路の様に
消費電力の少い場合には配線の配線幅を細くしても差し
仕えないが、パイボーラトランジ。
消費電力の少い場合には配線の配線幅を細くしても差し
仕えないが、パイボーラトランジ。
スタで構成される回路の様に消ａｍ力の多い場合には配
線を流れる電流密度を一定値以下に保持する必要がある
ため配線の配線幅を細くするととＫも限度があシ、今後
、配線の配線幅を細くすることＫよって配線の寄生容量
を減少させるのは難かしい。
線を流れる電流密度を一定値以下に保持する必要がある
ため配線の配線幅を細くするととＫも限度があシ、今後
、配線の配線幅を細くすることＫよって配線の寄生容量
を減少させるのは難かしい。
第２の配線の配線長を短かくする方法は集積回路装置内
部において特に速度を豊水される回路部分を配線長が短
かくなるようにレイアウトすることのできる製品の場合
には有効な方法ではあるが、配線工程の変更によシ複数
の品種を展開するマスタースライス品については回路構
成上配線の配線長を短かくできない場合が生じる。
部において特に速度を豊水される回路部分を配線長が短
かくなるようにレイアウトすることのできる製品の場合
には有効な方法ではあるが、配線工程の変更によシ複数
の品種を展開するマスタースライス品については回路構
成上配線の配線長を短かくできない場合が生じる。
第３の層間絶縁膜の膜厚を厚くする方法は半導体基板上
に形成されている半導体素子と配線とを接続するための
コンタクト開孔部の段差が急峻になり配線が断線を起こ
し易くなるという信頼性上の問題が生じる。或いは、コ
ンタクト開孔部の段差を緩和させるためにコンタクト開
孔部周辺にテーパーを設ける等の新なプロセス技術を用
いる必要が生じる。
に形成されている半導体素子と配線とを接続するための
コンタクト開孔部の段差が急峻になり配線が断線を起こ
し易くなるという信頼性上の問題が生じる。或いは、コ
ンタクト開孔部の段差を緩和させるためにコンタクト開
孔部周辺にテーパーを設ける等の新なプロセス技術を用
いる必要が生じる。
第４０層間絶縁膜に誘電率の低い材料を用いる方法は、
現在のところ誘電率の低い層間絶縁膜には絶縁性、耐湿
性、耐熱性等に信頼性上の問題かあるものが多く実用に
至ってい々い。
現在のところ誘電率の低い層間絶縁膜には絶縁性、耐湿
性、耐熱性等に信頼性上の問題かあるものが多く実用に
至ってい々い。
本発明は特に製造技術並ひにプロセス技術上の一変更を
することなしに配線の寄生容量を減少させることＫよシ
配線の寄生容量による遅延を小さくして集積回路装置の
高速化を実現するものである。
することなしに配線の寄生容量を減少させることＫよシ
配線の寄生容量による遅延を小さくして集積回路装置の
高速化を実現するものである。
不発ＢＡ紘第１の配線層の第１の導体と第２の配線層の
第２の導体との間の第３の配線層に直接電位が印加され
ていない第３の導体（以下フローティング導体とする。
第２の導体との間の第３の配線層に直接電位が印加され
ていない第３の導体（以下フローティング導体とする。
）が存在することを特徴とするＯ
〔実施例〕
以下本発明を実施例を用いて説明する。第１図は本発明
を用いた場合の一実施例であｊｏｌｌｉｊ：半導体基板
、１２．１２はそれぞれ第１．第２の層間絶＆膜、１５
は着目している配線、１６はフローティング導体である
。
を用いた場合の一実施例であｊｏｌｌｉｊ：半導体基板
、１２．１２はそれぞれ第１．第２の層間絶＆膜、１５
は着目している配線、１６はフローティング導体である
。
第１図のように配線１５と半導体基板１１との間にフロ
ーティング導体１６が存在する仁とによシ配線１５と半
導体基板１１との間の寄生容量は等価的＃ｃ＃＆２図の
様に表わすことができ、配ｆｉｌ１５と７０−ティング
導体１６との間の単位長当シの寄生容量をＣム、フロー
ティング導体１６と半導体基板１１との単位長当シの寄
生容量をＣＩＩとするとＣＡ＠ＣＩ 配線１５０全寄生容量は単位長当”＝ＣＡ＋ＣＢとなる
。第１図において、第１．第２゛の層間絶縁膜１２．１
３の膜厚をそれぞれ０．５μｍ％第１゜第２の層間絶縁
膜１２．１３０比誘電率をともに４．０．配＠１５の配
線幅３ μｍ 、配線１５の厚さ１μｍ、フローティン
グ導体１６の幅３μｍ、フローティング導体１６の厚ぢ
が１μｍの場合、前述した本発明を用いていない場合の
基準値に比べ単位長年りの寄生容量は３０％減少してお
シ、さらに配置１１１５の配線幅を１．０μｍとして他
の条件が全て同一であるとき、配＠１５の単位長当郵の
寄生容量は４０％減少している。
ーティング導体１６が存在する仁とによシ配線１５と半
導体基板１１との間の寄生容量は等価的＃ｃ＃＆２図の
様に表わすことができ、配ｆｉｌ１５と７０−ティング
導体１６との間の単位長当シの寄生容量をＣム、フロー
ティング導体１６と半導体基板１１との単位長当シの寄
生容量をＣＩＩとするとＣＡ＠ＣＩ 配線１５０全寄生容量は単位長当”＝ＣＡ＋ＣＢとなる
。第１図において、第１．第２゛の層間絶縁膜１２．１
３の膜厚をそれぞれ０．５μｍ％第１゜第２の層間絶縁
膜１２．１３０比誘電率をともに４．０．配＠１５の配
線幅３ μｍ 、配線１５の厚さ１μｍ、フローティン
グ導体１６の幅３μｍ、フローティング導体１６の厚ぢ
が１μｍの場合、前述した本発明を用いていない場合の
基準値に比べ単位長年りの寄生容量は３０％減少してお
シ、さらに配置１１１５の配線幅を１．０μｍとして他
の条件が全て同一であるとき、配＠１５の単位長当郵の
寄生容量は４０％減少している。
このように本発明を用いると本発明を用いていない場合
に比べて配線の寄生容量を減少させることができる。
に比べて配線の寄生容量を減少させることができる。
また、第４図に示すようにフローティング導体４６は配
線４５と半導体基板上の半導体素子４７とのコンタクト
開孔部周辺には配置しないことＫよシ、本発明を用いた
場合と、本発明を用いていない場合との、第１．第２の
層間絶縁膜の膜厚がそれぞれ同一であれば、コンタクト
開孔部の段差は、同一であシ、本発明を用いたことによ
シ特に、コンタクト開孔部の段差が急峻となって配線が
断線を起こすことはない。また、フローティング導体に
は電流が流れることはないためポリシリ抵抗ポリシリ抵
抗等でもよく金属材料にこだわらない。
線４５と半導体基板上の半導体素子４７とのコンタクト
開孔部周辺には配置しないことＫよシ、本発明を用いた
場合と、本発明を用いていない場合との、第１．第２の
層間絶縁膜の膜厚がそれぞれ同一であれば、コンタクト
開孔部の段差は、同一であシ、本発明を用いたことによ
シ特に、コンタクト開孔部の段差が急峻となって配線が
断線を起こすことはない。また、フローティング導体に
は電流が流れることはないためポリシリ抵抗ポリシリ抵
抗等でもよく金属材料にこだわらない。
以上詳細に説明したように不発ＢＡＫよれは単位長当シ
の配線の寄生容量を減少できるため配線の寄生容量によ
る遅延が小さくなり集積回路装置の高速化が実現でき、
しかも従来の製造技術に比較して何ら特殊な製造工程を
必要としない。
の配線の寄生容量を減少できるため配線の寄生容量によ
る遅延が小さくなり集積回路装置の高速化が実現でき、
しかも従来の製造技術に比較して何ら特殊な製造工程を
必要としない。
第１図は本発明を用いた配線の断面図、第２図社第１図
の等価回路図、第３図は本発明を用いていない配線の断
面図、第４図は本発明を用いた配線と半導体基板上の半
導体素子との接続部分の断面図である。 １１．３１．４１・・・・・・半導体基板、−１２，３
２，４２・・・・・・第１の層間１１１！！縁膜、１３
，３３．４３・・・・・・ＩＫ２の層間絶縁膜、１４，
３４．４４・・・・・・保護膜％１５゜３５．４５・・
・・・・ｋ線、１６．４６・・・・・・フローティング
導体、４７・・・・・・半導体基板上に形成された半導
体素子、Ｃム・・・・・・配線とフローティング導体と
の単位長自ヤの容量、ＣＢ・・・・・・７０−ティング
導体と半導体基板との単位長当シの容量。 代理人 弁理士 内 原 晋ぐ７゛・、
Ｘ 〈 第 Ｊｌ！１
の等価回路図、第３図は本発明を用いていない配線の断
面図、第４図は本発明を用いた配線と半導体基板上の半
導体素子との接続部分の断面図である。 １１．３１．４１・・・・・・半導体基板、−１２，３
２，４２・・・・・・第１の層間１１１！！縁膜、１３
，３３．４３・・・・・・ＩＫ２の層間絶縁膜、１４，
３４．４４・・・・・・保護膜％１５゜３５．４５・・
・・・・ｋ線、１６．４６・・・・・・フローティング
導体、４７・・・・・・半導体基板上に形成された半導
体素子、Ｃム・・・・・・配線とフローティング導体と
の単位長自ヤの容量、ＣＢ・・・・・・７０−ティング
導体と半導体基板との単位長当シの容量。 代理人 弁理士 内 原 晋ぐ７゛・、
Ｘ 〈 第 Ｊｌ！１
Claims (4)
- （１）第１の配線層の第１の導体と第２の配線層の第２
の導体との間の第３の配線層に直接電位が印加されてい
ない第３の導体が存在することを特徴とする集積回路装
置。 - （２）前記第１の導体は半導体基板であることを特徴と
する特許請求の範囲第１項記載の集積回路装置。 - （３）前記第３の導体の幅は１０μｍ未満にしたことを
特徴とする特許請求の範囲第１項記載の集積回路装置。 - （４）前記第３の導体の幅は１０μｍ未満にしたことを
特徴とする特許請求の範囲第２項記載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11161285A JPS61270849A (ja) | 1985-05-24 | 1985-05-24 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11161285A JPS61270849A (ja) | 1985-05-24 | 1985-05-24 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61270849A true JPS61270849A (ja) | 1986-12-01 |
Family
ID=14565746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11161285A Pending JPS61270849A (ja) | 1985-05-24 | 1985-05-24 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61270849A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276245A (ja) * | 1987-05-08 | 1988-11-14 | Nec Corp | 半導体集積回路 |
| JPH04307739A (ja) * | 1991-04-04 | 1992-10-29 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
-
1985
- 1985-05-24 JP JP11161285A patent/JPS61270849A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276245A (ja) * | 1987-05-08 | 1988-11-14 | Nec Corp | 半導体集積回路 |
| JPH04307739A (ja) * | 1991-04-04 | 1992-10-29 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
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