JPH0264970A - 再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は映像信号を記録媒体にディジタル化して記録し
たものを再生する装置、例えばディジタルＶＴＲの再生
側などのような再生装置に関するものである。

従来の技術 近年、アナログビデオ信号をディジタルに変換して記録
し、ディジタル信号のまま再生した後７ナログ信号に戻
すようなディジタル記録装置および再生装置が市場に出
てきた。これらの装置では再生されたディジタルデータ
にエラーが発生したら元どうりに訂正するか、訂正でき
ないような工ラーのときは近傍の画素から予測するよう
にして（一般的に修正と呼ばれている）エラーのデータ
がそのまま出力されることを防いでいる場合が多い。最
近はこれらのエラー訂正およびエラー検出に積符号を用
いることが常識的になってきた。この積符号を実現する
ための装置の構成は記録装置と再生装置のどちらとも、
メモリを挟んで入力または出力側にアウターエラー訂正
ブロックを、記録媒体側にインナーエラー訂正ブロック
を配置した格好になる。この積符号化されたデータを再
生するときは、先ずインナーエラー訂正復号化器に再生
データが入力され訂正可能なエラーデータは訂正され、
訂正不可能なデータはエラー検出される。このようにエ
ラー検出された場合とエラーしてないデータとの区別を
訂正後の回路で判断できるようにするためにインナーエ
ラー訂正復号化器からデータとは別の信号ラインでフラ
グ信号が出力される。通常再生の場合はこのフラグ信号
も再生メモリにデータと一緒に書き込んで映像信号の出
力側（再生メモリの読み出し側）でアウターエラー訂正
復号化器で使用する。このアウターエラー訂正復号化器
もやはりフラグを出力しており後の修正で使う。このよ
うな構成で再生されたデータにエラーがあっても訂正や
修正をされて良好な再生画を得ている。ところでこのよ
うな構成の装置でスロー再生をするばあいには、再生さ
れたデータがメモリに１フィールド溜るまで待ってから
読み出しを始めて何度も同じデータを読み出すことによ
って実現している場合が多い。しかし従来はスロー再生
の時に再生メモリの後（読み出し側）で後に説明する理
由によってフラグを使用できない状態にある。したがっ
てアウターエラー訂正復号化器や、修正回路でフラグが
使えないので訂正や修正の能力が落ち、通常再生の時と
同等の画質を得る事ができなうがた。

以下にこれらの詳しい構成と動作について説明する。第
５図は、一般的なディジタル記録および再生装置のブロ
ック図を示すものである。第５図の上半分が記録装置、
下半分が再生装置である。

端子２８からはアナログ映像信号が入力されている。１
はアナログの映像信号をディジタルに変換するＡ／Ｄ変
換器である。２は積符号のアウター側の符号化器でアウ
ターエラー符号化器である。

３は積符号用にインターリーブを行なう記録メモリであ
る。４は積符号のインナー側の符号化器でインナーエラ
ー訂正符号化器である。５は再生装置のインナーブロッ
ク同期及びワード同期をとるためのシンクと、再生時に
画面のどこのデータかを知るためのアドレス（ＩＤ・・
・ＩＤｅｎｔｉｆｉｒｅ・・・識別子の意味）とをイン
ナーの符号化１ブロツク毎に付加するシンク・ＩＤ付加
回路である。６は１ワード何ビツトかのデータ、シンク
およびＩＤを１ビツトのシリアル信号にするためのパラ
レル／シリアル変換器である。７は記録ヘッドである。

８は記録媒体である。９は再生ヘッドである。１０は再
生されたシリアルのデータからシンクをもとにワード及
びブロックの同期をとってシリアルをパラレル変換する
ためのワード・ブロック同期回路である。１１は再生さ
れたシリアルのデータからクロックを再生するクロック
再生ＰＬＬである。１２はインナーエラー訂正復号化器
である。１４は再生メモリである。１５はアウターエラ
ー訂正復号化器である。１６はエラー訂正不可能なデー
タを近傍の画素から予測して補う修正回路である。１７
はディジタルの映像データをアナログのデータに変換す
るＤ／Ａ変換器である。３０は再生時に出力映像信号の
タイミングを決めるための信号（リファレンスビデオ信
号）を入力するための端子である。１８はリファレンス
ビデオ信号から同期信号を分離して再生装置の回路系に
必要なタイミング信号を発生する同期分離回路である。

１９はリファレンスビデオ信号を基に再生メモリ以降で
使用するクロックを作るＰＬＬである。２９は再生され
たアナログの映像信号が出力される端子である。

以上のように構成された記録及び再生装置について、以
下その動作について説明する。

まず、Ａ／Ｄ変換器１に端子２８からのアナログ映像信
号が入力されてディジタル化された映像信号はアウター
エラー訂正符号化器２に入る。アウターエラー訂正符号
化器２は、まず第６図Ａに示すようにある大きさのブロ
ック毎にデータを区切り、第６図Ｂに示すようにブロッ
ク毎にデータレートを圧縮して隙間をあけ、このデータ
についてエラー訂正符号化を行い１ブロツク毎にパリテ
ィを付加して（第６図０１　　以下アウターブロックと
呼ぶ。）記録側メモリ４に向けて出力する。

記録メモリ３では、第７図に示すように、積符号のイン
ターリーブをするためにアドレスを行アドレスと列アド
レスに分けて行アドレスをアウターブロックに割り当て
列アドレスを後に説明するインナーブロックに割り当て
ている。アウターエラー訂正符号化器２から入力されて
くるデータは１ワードごとに行アドレスをインクリメン
トし、アウターブロックごとに列アドレスをインクリメ
ントした行列アドレスに書き込まれる。メモリが一杯に
なると読み出しを始める。読み出しはまず列方向にアド
レスをインクリメントしていき列アドレスが最大になる
と行アドレスをインクリメントし列アドレスをクリアし
て、後は同じようにして読み出していきインナーエラー
訂正符号化器４へと出力する。

インナーエラー訂正符号化器４は、この列方向に連続し
た１列分のデータの並び（インナーブロックとよぶ）に
ついてエラー訂正符号化を行い１インナーブロツクにつ
き数ワードのパリティを付加する。このインナーエラー
訂正符号化されたデータはシンク・ＩＤ付加回路５に入
力される。

シンク・ＩＤ付加回路５では再生時のワード同期とブロ
ック同期をとるためにインナーブロック毎にシンクと呼
ぶある決まったビットパターンをもつワードを付加する
。積符号の場合、再生装置でも記録装置と同じインター
リーブを保つ必要がある。再生装置で積符号のインター
リーブを保つためには再生メモリ１４に書き込むデータ
のアドレッシングを記録メモリ３と同じにしておくと簡
単である。そのため、少なくとも再生装置で何個口のイ
ンナーブロックかがわかるように、インナーブロック毎
にその行アドレスを付加しておく。

このインナーブロックごとのアドレスを一般的にＩＤと
呼んでいる。このＩＤもシンク−ＩＤ付加回路６で付加
される。そしてシンクとＩＤが付加されたデータ（第８
図参照）は、パラレル／シリアル変換器６に入力されて
シリアルのビット列になり記録ヘッド７によって記録媒
体８に記録される。

記録媒体８に記録されたデータを再生ヘッド９でトレー
スし、出てきたシリアルのデータはワード・ブロック同
期回路１０とクロック再生ＰＬＬ１１に入る。クロック
再生ＰＬＬＩＩは再生ヘッド９で再生されたシリアルの
データのビットに同期したクロックとワードに同期した
クロック（以下、インナークロックと呼ぶ）を作るＰＬ
Ｌである。このインナークロックはワード・ブロック同
期回路１０から後の再生メモリ１４までの各回路に送ら
れて各々で使用される。

ワード・ブロック同期回路１０は再生されたシリアルデ
ータからシンクのパターンを検出し、そのタイミングで
シリアルからパラレルに変換する。

それと共にインナーブロック内のタイミング信号２１を
作成して出力する。パラレルに変換されて何ビットかの
ワードデータになったデータ２０と、タイミング信号２
１はインナーエラー訂正復号化器１２とＩＤ検出器１３
と再生メモリ１４に送られる。このワード・ブロック同
期回路１０でシンクが検出できなかった場合は、タイミ
ング信号は出力されないようになでいる。したがってシ
ンクが検出されなかったインナーブロックの間、このタ
イミング信号を使用している回路は動作しないので最終
的にはそのインナーブロックのデータは再生メモリ１４
に書き込まれない。

インナーエラー訂正復号化器１２はデータ２０のインナ
ーブロックごとにエラー訂正復号化を行い再生メモリ１
４に向けて訂正または検出が終ったデータ２２とフラグ
２３を出力する。データ２０にエラーがある場合そのエ
ラーが訂正可能であれば訂正する。訂正不可能であれば
エラーの検出だけを行い、データ２２はデータ２０と同
一のものになる。またエラーが検出されるとフラグ２３
をハイレベルにし、エラーがない場合と訂正できた場合
はフラグ２３をロウレベルにしている。

ＩＤ検出器１３はデータ２０からタイミング信号を基に
インナーブロックに入っているＩＤを抜き出し再生メモ
リ１４に向けて出力する。

同期分離回路１８は端子３０に入力されるリファレンス
ビデオ信号の同期を分離して、再生メモリ１４以降の回
路に必要なタイミング信号を再生出力ビデオ信号の位相
がリファレンスビデオ信号の位相に合うように出力する
。

ＰＬＬ１９はリファレンスビデオ信号の同期信号からＤ
／Ａ変換器１７用と再生メモリ１４以降の回路用のクロ
ック（以下サンプルクロックと呼ぶ）とを作るＰＬＬで
ある。

再生メモリ１４は記録メモリ８と同じように行アドレス
と列アドレスを持っている。ＩＤ検出器１３の出力を基
にやはり記録メモリ３の読み出し側と同じようにワード
毎に列アドレスをインクリメントし、インナーブロック
ごとに行アドレスをインクリメントしてデータ２２とフ
ラグ２３を書き込んでいく。また再生メモリ１４からは
、最初に行アドレスをインクリメントしアウターブロッ
ク毎にクリアドレスをインクリメントしてデータとフラ
グを読み出していく。読み出されたデータ２４とフラグ
２５は、アウターエラー訂正復号化器１５に入力される
。

アウターエラー訂正復号化器１５は、再生メモリ１４か
ら読み出されたデータ２４のアウターブロック毎にエラ
ー訂正復号化を行う。このときフラグ２５も参照してエ
ラー訂正復号化を行うことによって訂正能力をあげてい
る。またインナーエラー訂正復号化器１２と同様にデー
タ２４のアウターブロックごとにエラー訂正復号化を行
い修正回路１６に向けて訂正または検出が終ったデータ
２６とフラグ２７を出力する。データ２４にエラーがあ
る場合そのエラーが訂正可能であれば訂正する。訂正不
可能であればエラーの検出だけを行い、データ２６はデ
ータ２４と同一のものになる。

またエラーが検出されるとフラグ２７をハイレベルにし
、エラーがない場合と訂正できた場合はフラグ２７をロ
ウレベルにしている。

修正回路１６はデータ２６とフラグ２７を入力してエラ
ーデータの修正をしてＤ／Ａ変換器１７に向けて出力す
る。つまりフラグがハイレベルであれば（データ２８が
エラーしている場合）近傍の画素の値からそのデータの
値を予測して出力し、フラグがロウレベルであればデー
タ２６の値をそのまま出力する。

Ｄ／Ａ変換器１７は修正回路１６から送られてきたディ
ジタルの映像データをアナログの映像信号に変換する。

そして端子２８に出力される。

以上のような記録及び再生装置で本発明に特に関係のあ
る再生メモリ１４について第８図と第１０図を用いて詳
しく説明する。

第９図は、再生装置の従来の再生メモリ１４の詳細なブ
ロック図である。第９図で２１は第５図のワード・ブロ
ック同期回路１０から出力されているインナーブロック
内の各種タイミング信号である（以下、インナータイミ
ング信号と呼ぶ）。

２２はインナーエラー訂正復号化器１２によってエラー
訂正されたデータである。２３はインナーエラー訂正復
号化器１２から出力されるフラグである。２４は、再生
メモリ１４から出力されるデータである。２５は再生メ
モリ１４から出力されるフラグである。３１は、クロッ
ク再生ＰＬＬ１１で再生されたインナークロックである
。３２は、ＩＤ検出器１３で抜き取られたＩＤである。

３３は、同期分離回路１８から出力されているアウター
側の各種タイミング信号である（以下、アウタータイミ
ング信号と呼ぶ）。３４は、ＰＬＬ１９から出力されて
いるサンプルクロックである。５０と５１はそれぞれ１
フィールドの容量を持ったデータメモリである。５２と
５３は、それぞれ１フィールドの容量を持ったフラグメ
モリである。

５４は、データメモリ５０と６１の出力を切り換えて出
力するマルチプレクサ（以下、ＭＰＸと呼ぶ）である。

５５は、フラグメモリ５２と５３の出力を切り換えて出
力するＭＰＸである。６４はＩＤ３２とインナータイミ
ング信号２１とインナークロック３１からメモリの書き
込みアドレス７１を発生する書き込みアドレス発生器で
ある。６５はアウタータイミング信号３３とサンプルク
ロックから読み出しアドレス７２を発生する読み出しア
ドレス発生器である。６６は、この何本かの出力をメモ
リの制御線に接続したときに、　（何本かは、使うメモ
リＩＣによって変わる）メモリが書き込みモードになる
ようなタイミングの信号（以下、書き込み制御信号と呼
ぶ）を、インナータイミング信号２１とインナークロッ
ク３１を基に作成し出力する書き込み制御回路である。

６７は、この何本かの出力をメモリの制御線に接続した
ときに、メモリが読み出しモードになるようなタイミン
グの信号（以下、読み出し、制御信号と呼ぶ）を、アウ
タータイミング信号３３とサンプルクロック３４を基に
作成し出力する読み出し制御回路である。６８は、この
何本かの出力をメモリの制御線に接続したときに、メモ
リがサンプルクロック３４の前半で読み出しモードにな
り、後半で書き込みモードになるようなタイミングの信
号（以下、読み出し＆初期化制御信号と呼ぶ）を、アウ
タータイミング信号３３どサンプルクロック３４を基に
作成し出力する。６９は各ＭＰＸをどちらかに切り換え
て、メモリ５０と５１のペアまたはメモリ５２と５３の
ペアで、そのペア内の２つのメモリでどちらを書き込み
にして、どちらを読み出しにするかを決める信号７６（
以下、メモリ切り換え制御信号と呼ぶ）をアウタータイ
ミング４３号３３とサンプルクロック３４を基に作成し
出力するメモリ切り換え制御回路である。５８はメモリ
５０に書き込み制御信号７３と読み出し制御信号７４と
を切り換えて出力するＭＰＸである。５７はメモリ５１
に書き込み制御信号７３と読み出し制御信号７４とを切
り換えて出力するＭＰＸである。５８はメモリ５２に書
き込み制御信号７３と読み出し＆初期化制御信号７５と
を切り換えて出力するＭＰＸである。５９はメモリ５３
に書き込み制御信号７３と読み出し＆初期化制御信号７
５とを切り換えて出力するＭＰＸである。６０は、メモ
リ５０とメモリ５２に書き込みアドレス７１と読み出し
アドレス７２とを切り換えて出力するＭＰＸである。６
１は、メモリ５１とメモリ５３に書き込みアドレス７１
と読み出しアドレス７２とを切り換えて出力するＭＰＸ
である。７０は、Ｈレベルが与えられている端子である
。７７はメモリ５２にフラグ２３と端子７０の値とを切
り換えて出力するＭＰＸである。７８はメモリ５３にフ
ラグ２３と端子７０の値とを切り換えて出力するＭＰＸ
である。６３はメモリ切り換え信号７６を反転するイン
バーターである。

第１０図は、メモリ切り換え制御回路６９の詳細なブロ
ック図である。第１０図で１８０は、アウタータイミン
グ信号３３とサンプルクロック３４から１フィールドに
１回のパルスを出力するフィールドパルス発生器である
。１８１はフィールドパルス発生器１８０の出力をクロ
ックにして１／Ｎ分周をする１／Ｎ分周器である。従来
の再生装置ではＮを２に選んでいる。したがって、この
メモリ切り換え制御回路の出カフ６は、１フィールドご
とにレベルが反転する信号になる。

以上のように構成された再生装置の再生メモリ１４につ
いて、以下その動作についで説明する。

まずメモリ切り換え信号７６がハイレベルのときに各Ｍ
ＰＸがどの信号を選択して、その結果、メモリがどの様
に動作するか順番に説明する。まず、ＭＰＸ５４は、メ
モリ５１の出力を選択する。

したがって、再生メモリ１４の出力データ２４は、メモ
リ５１の出力となる。ＭＰＸ５５は、メモリ５３の出力
を選択する。したがって、再生メモリ１４の出力フラグ
２５は、メモリ５３の出力となる。ＭＰＸ５Ｂは、書き
込み制御信号７３の方を選択する。ＭＰＸ５７は、読み
出し制御信号７４の方を選択する。ＭＰＸ５８は、書き
込み制御信号７３の方を選択する。ＭＰＸ５９は、読み
出１７＆初期化制御信号７５の方を選択する。ＭＰＸ６
０は書き込みアドレス７１の方を選択する。ＭＰＸ６１
は、読み出しアドレス７２の方を選択する。

ＭＰＸ７７は、フラグ２３の方を選択する。ＭＰＸ７８
は、端子７０の値（ハイレベル）を選択する。上記のよ
うに各ＭＰＸが選択されると、メ亡り５０には書き込み
アドレス７１と書き込み制御信号７３が入力されるので
、データ２２の値が書き込みアドレス７１で示される場
所に書き込まれる。メモリ５１には読み出しアドレス７
２と読み出し制御信号７４が入力されるので、読み出し
アドレス７２で示される場所の値がメモリ５１から出力
されてＭＰＸ５４を通りデータ２４となる。

メモリ５２には書き込みアドレス７１と書き込み制御信
号７３が入力されるので、フラグ２３の値が書き込みア
ドレス７１で示される場所に書き込まれる。メモリ５３
には読み出しアドレス７２と読み出し＆初期化制御信号
７５が入力されるので、サンプルクロック３４の前半で
、読み出しアドレス７２で示される場所の値がメモリ５
３から出力されてＭＰＸ５５を通りフラグ２５となり、
サンプルクロック３４の後半で端子７０の値（ハイレベ
ル）が、読み出しアドレス７２で示される場所に書き込
まれる。つまり、サンプルクロック３４の前半で読み出
しを行い、後半で読み出したアドレスの場所をハイレベ
ルに初期化する。まとめると、メモリ切り換え制御信号
７６がハイレベルのときには、メモリ５０と５２がそれ
ぞれデータとフラグを書き込み、メモリ５１と５３から
それぞれデータとフラグを読み出す。ただしフラグ用の
メモリから読み出すときは初期化を行っているというこ
とである。

今度は逆に、メモリ切り換え制御信号７６がロウレベル
のときは、第９図のＭＰＸの全てが反対の信号を選択す
る。読み出しと書き込みの対照となるメモリが変わるだ
けで動作は同じ様なことになるので詳しい説明は省略す
るが、要するに、メモリ切り換え制御信号７８がロウレ
ベルのときには、メモリ５０と５２からそれぞれデータ
とフラグを読み出し、メモリ５１と５３がそれぞれデー
タとフラグを書き込む。ただし同じようにフラグ用のメ
モリから読み出すときは初期化を行っている。

以上説明したように、フラグ用のメモリ５２と５３から
読み出すときには初期化を行う。この理由を以下説明す
る。第５図のワードのシンク同期回路１０でシンクが検
出されなっかた場合は、インナータイミング信号２１が
出力されないので、データ２２とフラグ２３はメモリに
書き込まれない。したがってフラグを初期化を行なわな
い場合は、昔に書き込まれたデータとフラグがそのまま
メモリに残ることになる。よって、昔に書き込まれたフ
ラグがロウレベル（エラーしていない）だった場合に、
読み出し側で書き込まれていないのに正しいデータと判
断してしまい、アウターエラー訂正復号化器１５の能力
を落としてしまう。これを防ぐために、書き込みが始ま
る前にフラグメモリをすべてハイレベルに初期化する。

このようにすれば、タンクが検出できなかった場合にフ
ラグメモリに何も′書き込までいないアドレスのフラグ
は、ハイレベルが読み出され、アウターエラー訂正復号
化器１５の能力を落とすことはない。

発明が解決しようとする課題 以上のように構成された従来の再生装置では、フラグ用
のメモリ５２．５３は、読み出す時にサンプルクロック
３４の後半で必ずハイレベルに初期化されているので、
フリーズ再生時等の様に、同じメモリのデータを続けて
何フィールドも繰り返し読み出そうとした場合、２フィ
ールド目以降に読み出されたフラグ２５の値は、全て初
期化された値（ハイレベル）となる。したがって全ての
データがエラーしていることになり、アウターエラー訂
正復号化器１５や修正回路１６が誤動作してしまう。し
たがってフリーズ再生やスロー再生などのときには、良
好な再生画が得られなかった。

本発明は、上記制題点を解決するもので、フリーズ再生
やスロー再生などでも、アウターエラー訂正復号化器１
５や修正回路１６の誤動作をなくし、通常再生と同等の
画質を得ることのできる再生装置を提供することを目的
とする。

課題を解決するための手段 本発明による再生装置では、読み出し制御信号と読み出
し＆初期化制御信号とを、切り換えるＭＰＸを追加し、
読み出しから書き込みに切り替わる１フィールド前での
みフラグの初期化を制御する信号を出力するような、メ
モリ切り換え制御回路を有している。

作用 本発明は、上記した構成により、フラグ用のメモリから
データを読み出すとき、読み出しから書き込みに切り替
わる１フィールド前でのみフラグの初期化を許可する信
号で、読み出し制御信号と読み出し＆初期化制御信号と
を切り換えてフラグ用のメモリに入力する。このように
することによって、同じメモリから続けて何フィールド
も読み出す場合、最後のフィールドではフラグの初期化
を行うが、それ以外では単に読み出すだけになる。

したがって、フリーズ再生やスロー再生などでも、読み
出し側ではいつも書き込まれたときのフラグの値を読み
出すことができ、アウターエラー訂正復号化器や修正回
路が誤動作を起こさないので、通常再生と同等の画質を
得ることができる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。実施例では、従来例と違うところをおもに説明
する。

第１図は、本発明の一実施例における再生装置のブロッ
ク図を示すものである。第１図を用いての説明は、従来
の再生装置の説明とまったく同じなので省略する。第２
図は、再生メモリ１１４の詳細なブロック図を示すもの
である。第３図は、再生メモリ１１４の中のメモリ切り
換え制御回路１６９のブロック図を示すものである。第
４図は、再生メモリのタイミングを示すものである。第
２図で１２１は第１図のワードφブロック同期回路１１
０から出力されているインナータイミング信号である。

１２２はインナーエラー訂正復号化器１１２によってエ
ラー訂正されたデータである。

１２３はインナーエラー訂正復号化器１１２から出力さ
れるフラグである。１２４は、再生メモリ１１４から出
力されるデータである。１２５は再生メモリ１１４から
出力されるフラグである。１３１は、クロック再生ＰＬ
Ｌ１１１で再生されたインナークロックである。１８２
は、ＩＤ検出器１１３で抜き取られたＩＤである。１３
３は、同期分離回路１１８から出力されているアウター
タイミング信号である。１３４は、ＰＬＬ１１９から出
力されているサンプルクロックである。１５０と１５１
はそれぞれ１フィールドの容量を持ったデータメモリで
ある。１５２と１５３は、それぞれ１フィールドの容量
を持ったフラグメモリである。１５４は、データメモリ
１５０と１５１の出力を切り換えて出力するＭＰＸであ
る。１５５は、フラグメモリ１５２と１５３の出力を切
り換えて出力するＭＰＸである。１６４はＩＤ１３２と
インナータイミング信号１２１とインナークロック１３
１からメモリの書き込みアドレス１７１を発生する書き
込みアドレス発生器である。１６５はアウタータイミン
グ信号１３３とサンプルクロックから読み出しアドレス
１７２を発生する読み出しアドレス発生器である。１６
６は、この何本かの出力をメモリの制御線に接続したと
きに、（何本かは、使うメモリＩＣによって変わる）メ
モリが書き込みモードになるようなタイミングの信号（
書き込み制御信号１７３）をインナータイミング信号１
２１とインナークロック１３１を基に作成し出力する。

ＩＥ３７は、この何本かの出力をメモリの制御線に接続
したときに、メモリが読み出しモードになるようなタイ
ミングの信号（読み出し制御信号１７４）をアウタータ
イミング信号１３３とサンプルクロック１３４を基に作
成し出力する。１６８は、この何本かの出力をメモリの
制御線に接続したときに、メモリがサンプルクロック１
３４の前半で読み出しモードになり、後半で書き込みモ
ードになるようなタイミングの信号（読み出し＆初期化
制御信号１７５）をアウタータイミング信号１３３とサ
ンプルクロック１３４を基に作成し出力する。１６９は
それぞれのＭＰｘをどちらかに切り換えて、メモリ１５
０と１５１のベアまたはメモリ１５２と１５３のベアで
、そのベア内の２つのメモリでどちらを書き込みにして
、どちらを読み出しにするかを決める信号（メモリ切り
換え信号１７Ｂ）をアウタータイミング信号１３３とサ
ンプルクロック１３４を基に作成し出力してするメモリ
切り換え制御回路である。

１５８はメモリ１５０に書き込み制御信号１７３と読み
出し制御信号１７４とを切り換えて出力するＭＰＸであ
る。１５７はメモリ１５１に書き込み制御信号１７３と
読み出し制御信号１７４とを切り換えて出力するＭＰＸ
である。１５８はメモリ１５２に書き込み制御信号１７
３とＭＰＸ１７９によって選択された制御信号とを切り
換えて出力するＭＰＸである。１５８はメモリ１６３に
書き込み制御信号１７３とＭＰＸ１７９で選択された制
御信号とを切り換えて出力するＭＰＸである。

１８０は、メモリ１５０とメモリ１５２に書き込みアド
レス１７１と読み出しアドレス１７２とを切り換えて出
力するＭＰＸである。１６１は、メモリ１５１とメモリ
１５３に書き込みアドレス！７１と読み出しアドレス１
７２とを切り換えて出力するＭＰＸである。１７０はハ
イレベルが与えられている端子である。１７７はメモリ
１５２にフラグ１２３と端子１７０の値とを切り換えて
出力するＭＰＸである。１７８はメモリ１５３にフラグ
１２３と端子１７０の値とを切り換えて出力するＭＰＸ
である。１６３はメモリ切り換え信号１７６を反転する
インバーターである。１７９は、読み出し制御信号７４
と読み出し＆初期化制御信号７５を切り換えてＭＰＸ１
５８と１５９へ出力するＭＰＸである。

以上のように構成された再生装置の再生メモリ１１４に
ついて、以下その動作についで説明する。

第３図は、メモリ切り換え制御回路１６９の詳細なブロ
ック図である。第３図で２０６は、アウタータイミング
信号１３３とサンプルクロック１３４から１フィールド
に１回のパルスを出力するフィールドパルス発生器であ
る。２０６はフィールドパルス発生器の出力をクロック
にしてｌ／Ｎ分周をする１／Ｎ分周回路である。本発明
の再生装置では、１つのメモリからの連続読み出し回数
を決めるため、再生スピードによってＮの値を変えてい
る。　（例、１倍速・・Ｎ＝２．１／２倍速Φ会Ｎ＝４
．１／３倍速−＠Ｎ＝Ｅ３・働・φ拳）２００はＤタイ
プフリップフロップである。２０１は、排他論理和ゲー
トである。フィールドパルス発生器から出力されたフィ
ールドパルス２０４（第４図Ａ）は、１／Ｎ分周回路２
０５で分周され、ハイレベルとロウレベルの期間が同じ
方形波２０２を出力する（第４図Ｂ、Ｎ＝４のとき）。

方形波２０２をＤタイプフリップフロップ２００に入力
して、１フィールド遅れた方形波１７ｅを作る（第４図
Ｃ）。この方形波１７６が、メモリ切り換え信号１７Ｅ
３である。方形波２０２と方形波１７６を排他論理和ゲ
ー）２０１に入力し第４図りのフラグ初期化許可信号２
０３を出力する。

第２図でメモリ切り換え信号１７６がハイレベルのとき
に各ＭＰＸがどの信号を選択して、その結果、メモリが
どの様に動作するか順番に説明する。まず、ＭＰＸ１５
４は、メモリ１５１の出力を選択する。したがって、再
生メモリ１１４の出力データ１２４は、メモリ１５１の
出力となる。

ＭＰＸ　１５５は、メモリ１５３の出力を選択する。

したがって、再生メモリ１１４の出力フラグ１２５は、
メモリ１５３の出力となる。ＭＰＸ１５Ｂは、書き込み
制御信号１７３の方を選択する。ＭＰＸ１５７は、読み
出し制御信号１７４の方を選択する。ＭＰＸ１５８は、
書き込み制御信号１７３の方を選択する。ＭＰＸ　１５
９！ｔ、ＭＰＸ　１７９で選択された出力の読み出し制
御信号かまたは読み出し＆初期化制御信号１７４の方を
選択する。

ＭＰＸ　ｔ　ｅ　ｏは書き込みアドレス１７１の方を選
択する。ＭＰＸ　ｔ　ｅ　ｔは、読み出しアドレス１７
２の方を選択する。ＭＰＸ１７７は、フラグ１２３の方
を選択する。ＭＰＸ　１７８は、端子１７０（ハイレベ
ル）の値を選択する。上記のように各々のＭＰＸが選択
されると、メモリ１５０には書き込みアドレス１７１と
書き込み制御信号１７３が入力されるので、データ１２
２の値が書き込みアドレス１７１で示される場所に書き
込まれる。

メモリ１５１には読み出しアドレス１７２と読み出し制
御信号１７４が入力されるので、読み出しアドレス１７
２で示される場所の値がメモリ１５１から出力されてＭ
ＰＸ１５４を通りデータ１２４となる。メモリ１５２に
は書き込みアドレス１７１と書き込み制御信号１７３が
入力されるので、フラグ１２３の値が書き込みアドレス
１７１で示される場所に書き込まれる。メモリ１５３に
は、フラグ初期化許可信号２０３の論理によってＭＰＸ
１７９で読み出し制御信号１７４と読み出し＆初期化制
御信号１７５とが切り換えられて、読み出しアドレス１
７２と読み出し＆初期化制御信号１７５が入力される場
合と（フラグ初期化許可信号２０３がロウレベル）、読
み出しアドレス１７２と読み出し制御信号１７４が入力
される場合（フラグ初期化許可信号２０３がハイレベル
）とがある。メモリ１５３に読み出しアドレス１７２と
読み出し＆初期化制御信号１７５が入力された場合はサ
ンプルクロック１３４の前半で、読み出しアドレス１７
２で示される場所の値がメモリ１５３から出力されてＭ
ＰＸ１５５を通りフラグ１２５となり、サンプルクロッ
ク１３４の後半で端子１７０の値（ハイレベル）が読み
出しアドレス１７２で示される場所に書き込まれる。つ
まり、サンプルクロック１３４の前半で読み出しを行い
、後半で読み出したアドレスの場所をハイレベルに初期
化する。メモリ１６３に読み出しアドレス１７２と読み
出し制御信号ｊ７４が入力された場合は、読み出しアド
レス１７２で示される場所にある値がメモリ１５３から
出力されてＭＰＸ１５５を通りフラグ１２５となるだけ
で初期化は行われない。フラグ初期化許可信号２０３は
、メモリが切り替わる直前の１フィールドでのみロウレ
ベルで、フラグ用のメモリの初期化はこの信号がロウレ
ベルの間に行われる。まとめると、メモリ切り換え制御
信号１７６がハイレベルのときには、メモリ１５０と１
５２がそれぞれデータとフラグを書き込み、メモリ１５
１と１５３からそれぞれデータとフラグを読み出す。

今度は逆に、メモリ切り換え制御信号１７６がロウレベ
ルのときは、第２図のＭＰＸ　１７９を除く全てのＭＰ
Ｘが反対の信号を選択する。詳しい説明は省略するが、
要するに、メモリ切り換え制御信号１７６がロウレベル
のときには、メモリ１５０と１５２からそれぞれデータ
とフラグを読み出し、メモリ１５１と１５３がそれぞれ
データとフラグを書き込む。ただし同じようにフラグ用
のメモリから読み出すフラグ初期化許可信号２０３がロ
ウレベルときは初期化を行い、ハイレベルのときには初
期化を行わない。

以上説明したように、フラグ用のメモリ１５２と１５３
から何フィールドも続けて読み出すときには最後のフィ
ールドで初期化を行う。これは第３図のワード・シンク
同期回路１１０でシンクが検出されなっかた場合は、イ
ンナータイミング信号が出力されないので、データ１２
２とフラグ１２３はメモリに書き込まれない。したがっ
て何もしないでおくと、むかし書き込まれたデータとフ
ラグがメモリにそのまま残ることになる。したがって、
フラグの初期化を行なわない場合は、昔に書き込まれた
フラグがロウレベル（エラーしていない）だった時に、
読み出し側で書き込まれていないのに正しいデータと判
断してしまい、アウターエラー訂正符号化器１１５の能
力を落としてしまう。このようなことがないように、書
き込みが始まる前にフラグは、すべてハイレベルに初期
化する。このようにすれば、シンクが検出できなかった
場合にメモリに何も書き込まていないアドレスのフラグ
は、ハイレベルが読み出され、アウターエラー訂正復号
化器１１５の能力を落とすことはない。

以上のように本実施例では、読みだし制御信号１７４と
読みだし＆初期化制御制御信号とを切り換えるＭＰＸを
設けて、メモリが切り替わる前の１フィールドでのみフ
ラグメモリの初期化をすることによって、何フィールド
目の読み出しであっテモフラグメモリ・に書き込まれた
時のフラグの値を読み出すことができる。本実施例では
、２フィールドのメモリを使用したが、これに限らず同
じ効果を得ることが出来る。

また本実施例ではフラグ用のメモリの読み出し時の１ク
ロツクの間に読み出して書き込んだが、これに限らず読
み出しから書き込みに切り替わる時までにフラグの初期
化が終了すれば同じ効果を得ることができる。また本実
施例では、フラグ用のメモリに１ビツトのメモリを使用
したが、これに限らず何ビットであっても同じ効果を得
ることができる。

発明の効果 以上説明したように、本発明によれば、同じメモリから
何フィールドも繰り返して読み出す場合であっても、書
き込み時のフラグの値を失うことなく読み出して、エラ
ー訂正や修正の能力を落とさないので、良好な再生画質
を得ることができ、その実用効果は大きい。

【図面の簡単な説明】

第１図は本発明における１実施例の再生装置のブロック
図、第２図は本発明における１実施例の再生装置の再生
メモリのブロック図、第３図は本発明における１実施例
の再生装置の再生メモリのメモリ切り換え回路のブロッ
ク図、第４図は本発明における１実施例の再生装置の再
生メモリのメモリ切り換え回路のタイミング図、第５図
は従来の実施例における一般的な記録および再生装置の
ブロック図、第６図はアウターエラー訂正ブロックタイ
ミング図、第７図は積符号インターリーブ関係図、第８
図はインナーブロックタイミング図、第９図は従来例に
おける再生メモリのブロック図、第１０図は従来例にお
ける再生メモリのメモリ切り換え回路のブロック図であ
る。 １・・Ａ／Ｄ１　２φ拳アウタ一エラー訂正符号化器、
　　３・・記録メモリ、　　４・・インナーエラー訂正
符号化器、　　５・・シンク・ＩＤ付加回路、　　６・
・パラレル／シリアル変換器、　　７・・記録ヘッド、
　　８，１０８−・記録媒体、９．１０９再生ヘツド、
　　１０．１１０・・ワード・ブロック同期回路、　　
１１，１１１・拳クロック再生ＰＬＬ、　　　１２，１
１２・・インナーエラー復号化器、　　１３．１１３・
・ＩＤ検出器、１４．１１４・−再生メモリ、　　１５
，１１５・Ｏアウターエラー訂正復号化器、　　１Ｂ、
１１６・・修正回路、　　１７，１１７・・Ｄ／Ａ１１
８．１１８−・同期分離回路、　　１９．１１９−拳　
Ｐ　Ｌ　　Ｌ。 代理人の氏名　弁理士　粟野　重孝　はか１名区 鳴　　　リ ″　　　υ 第 図 男子Ｖしス 第 図

Claims (1)

【特許請求の範囲】
1. ある大きさのブロックごとにアドレスを付加して記録媒
   体に記録したデータを再生し、前記データと、前記デー
   タの状態を表すフラグとを、それぞれデータメモリとフ
   ラグメモリに書き込み、それぞれ所定量読み出すと共に
   、前記フラグメモリから前記所定量読み出すとき前記フ
   ラグメモリの初期設定を同時に行う再生装置であって、
   前記フラグメモリに前記フラグの読みだしだけを行わせ
   る読み出し制御信号と、前記フラグメモリに前記フラグ
   の読みだしと初期化とを同時に行わせる読み出し＆初期
   化制御信号とを、切り換える切換回路を有し、読み出し
   から書き込みに切り替わる１フィールド前でのみ前記切
   換回路を読み出し＆初期化制御信号のほうに切り換える
   信号を出力するようなメモリ切り換え制御回路を有し、
   前記所定量分書き込まれた前記データと前記フラグを、
   新しい前記データ及び前記フラグが書き込まれるまでに
   前記データメモリと前記フラグメモリからそれぞれ前記
   所定量分ずつ、複数回続けて繰り返して読み出すとき、
   読み出しから書き込みに切り替わる前の最後の前記所定
   量を読み出す期間でのみ前記フラグメモリの初期設定を
   行うことを特徴とした再生装置。