JPS61274352A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61274352A JPS61274352A JP11581685A JP11581685A JPS61274352A JP S61274352 A JPS61274352 A JP S61274352A JP 11581685 A JP11581685 A JP 11581685A JP 11581685 A JP11581685 A JP 11581685A JP S61274352 A JPS61274352 A JP S61274352A
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- Japan
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- semiconductor layer
- type
- semiconductor
- substrate
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- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
静電電荷放電回路として、ｐｎｐｎ構造の複合トランジ
スタ（ｐｎｐｎスイッチ）と、この層構造の一部と並列
に接続されたキャパシタとを入力端子と接地端子間に挿
入する際、静電電荷放電回路全部を入力端子と同一分離
領域に囲まれた領域に形成することにより、入力端子を
構成するボンディングパッド直下のキャパシタを利用で
き、回路パターンレイアウトが簡単となり、さらにパタ
ーンサイズを小さくすることができる。
スタ（ｐｎｐｎスイッチ）と、この層構造の一部と並列
に接続されたキャパシタとを入力端子と接地端子間に挿
入する際、静電電荷放電回路全部を入力端子と同一分離
領域に囲まれた領域に形成することにより、入力端子を
構成するボンディングパッド直下のキャパシタを利用で
き、回路パターンレイアウトが簡単となり、さらにパタ
ーンサイズを小さくすることができる。
本発明は、外部から印加される静電電荷の放電回路を備
えた半導体装置に関する。
えた半導体装置に関する。
集積回路等の半導体装置においては、入力端子に外部か
ら印加される静電電荷により内部回路が静電破壊される
恐れがある。
ら印加される静電電荷により内部回路が静電破壊される
恐れがある。
これを防止するため、内部回路と接続されるボンディン
グパッド（引出し端子）等の入力端子に放電回路を接続
することが行われる。
グパッド（引出し端子）等の入力端子に放電回路を接続
することが行われる。
放電回路はボンディングパッドまわりの空き領域を有効
利用して形成するが、保護効果を高めるために大容量の
キャパシタを含む放電回路を限られた面積内に形成する
ことが要求される。
利用して形成するが、保護効果を高めるために大容量の
キャパシタを含む放電回路を限られた面積内に形成する
ことが要求される。
第２図は従来例による半導体装置の放電回路周辺の基板
断面図である。
断面図である。
図は本発明人によって提案された構造の一例である。
図において、ｌは半導体基板でｐ＋型珪素（Ｓｉ）基板
を用い、この上に半導体装置を構成する各種の素子を形
成する層としてｎ型のエピタキシャル層２を堆積する。
を用い、この上に半導体装置を構成する各種の素子を形
成する層としてｎ型のエピタキシャル層２を堆積する。
内部回路と接続されたアルミニウム（ＡＩ）等よりなる
ボンディングパッド６の周囲の能動素子形成禁止領域Ａ
に絶縁体あるいはｐ型Ｓｔで形成された分離領域５をエ
ピタキシャル層２の表面より基板１に届くように形成す
る。
ボンディングパッド６の周囲の能動素子形成禁止領域Ａ
に絶縁体あるいはｐ型Ｓｔで形成された分離領域５をエ
ピタキシャル層２の表面より基板１に届くように形成す
る。
ボンディングパッド６の外側の前記空き領域Ｂは分離領
域５′で画定され、この中にｐ壁領域３、ｐ壁領域３内
にｎ゛型領領域４形成し、ｎ“型領域４上に電極９を形
成し、電極９はボンディングパッド６と接続する。
域５′で画定され、この中にｐ壁領域３、ｐ壁領域３内
にｎ゛型領領域４形成し、ｎ“型領域４上に電極９を形
成し、電極９はボンディングパッド６と接続する。
半導体基板１は接地する。
第３図は第２図の構造を有する放電回路の等価回路図で
ある。
ある。
図において、ＩＮｃは内部回路、ＩＮは入力端子でボン
ディングパッド６に相当し、ｐｎｐトランジスタＱ、は
ｐ型Ｓｉ基板１、ｎ型エピタキシャル層２、ｐ壁領域３
により形成され、ｎｐｎ）ランジスタＱ２はｎ゛型領領
域４ｐ壁領域３、ｎ型エピタキシャル層２により形成さ
れ、キャパシタＣはｐ型Ｓｉ基板１とｎ型エピタキシャ
ル層２間の接合容量で形成される。
ディングパッド６に相当し、ｐｎｐトランジスタＱ、は
ｐ型Ｓｉ基板１、ｎ型エピタキシャル層２、ｐ壁領域３
により形成され、ｎｐｎ）ランジスタＱ２はｎ゛型領領
域４ｐ壁領域３、ｎ型エピタキシャル層２により形成さ
れ、キャパシタＣはｐ型Ｓｉ基板１とｎ型エピタキシャ
ル層２間の接合容量で形成される。
つぎに、この放電回路の動作について述べる。
入力端子に負の電荷が印加された場合には、ｐｎｐｎス
イッチが導通になり放電される。
イッチが導通になり放電される。
入力端子に正の電荷が印加された場合には、トランジス
タＱ、のコレクターエミッタ間耐圧を超えて流入した正
の電荷はトランジスタ蛎のベース、すなわちｎ型エピタ
キシャル層２に接続されるキャパシタＣおよびトランジ
スタ帖を通じて接地された半導体基板ｌに放電される。
タＱ、のコレクターエミッタ間耐圧を超えて流入した正
の電荷はトランジスタ蛎のベース、すなわちｎ型エピタ
キシャル層２に接続されるキャパシタＣおよびトランジ
スタ帖を通じて接地された半導体基板ｌに放電される。
従来構造の放電回路では、放電路を形成するキャパシタ
Ｃは、放電回路を構成する能動素子であるｐｎｐｎスイ
ッチと同様にパッドの外回りの空き領域に形成するため
、放電効果をよ（するためには空き領域を大きくしてキ
ャパシタＣの容量を大きくしなければならず、パターン
レイアウトは制約され、チップサイズは大きくなる。
Ｃは、放電回路を構成する能動素子であるｐｎｐｎスイ
ッチと同様にパッドの外回りの空き領域に形成するため
、放電効果をよ（するためには空き領域を大きくしてキ
ャパシタＣの容量を大きくしなければならず、パターン
レイアウトは制約され、チップサイズは大きくなる。
上記問題点の解決は、一導電型の半導体基板（１）上に
他導電型の第１の半導体層（２）、一導電型の第２の半
導体層（３）、他導電型の第３の半導体層（４）を順次
形成し、前記半導体基板（１）と第１の半導体層（２）
と第２の半導体層（３）とにより第１のトランジスタ（
Ｑ１）、前記第１の半導体Ｎ（２）、第２の半導体層（
３）、第３の半導体層（４）とにより第２のトランジス
タ（Ｑ２）を構成し、 該第３の半導体層（４）を入力端子（６）に接続し、該
第１の半導体層（２）をキャパシタ（Ｃ）を介して該半
導体基板（１）に接続した構成において、該キャパシタ
（Ｃ）を第１の半導体層（２）と半導体基板（１）間の
接合容量によって構成し、かつ該第１のトランジスタ（
Ｑ１）、第２のトランジスタ（Ｑ２）および該キャパシ
タ（Ｃ）をボンディングパッド（６）と同一分離領域（
５）に囲まれた領域に形成してなる本発明による半導体
装置により達成される。
他導電型の第１の半導体層（２）、一導電型の第２の半
導体層（３）、他導電型の第３の半導体層（４）を順次
形成し、前記半導体基板（１）と第１の半導体層（２）
と第２の半導体層（３）とにより第１のトランジスタ（
Ｑ１）、前記第１の半導体Ｎ（２）、第２の半導体層（
３）、第３の半導体層（４）とにより第２のトランジス
タ（Ｑ２）を構成し、 該第３の半導体層（４）を入力端子（６）に接続し、該
第１の半導体層（２）をキャパシタ（Ｃ）を介して該半
導体基板（１）に接続した構成において、該キャパシタ
（Ｃ）を第１の半導体層（２）と半導体基板（１）間の
接合容量によって構成し、かつ該第１のトランジスタ（
Ｑ１）、第２のトランジスタ（Ｑ２）および該キャパシ
タ（Ｃ）をボンディングパッド（６）と同一分離領域（
５）に囲まれた領域に形成してなる本発明による半導体
装置により達成される。
〔作用〕
静電電荷放電回路として、ｐｎｐｎスイッチとこの層構
造の一部と並列に接続されたキャパシタとを入力端子と
接地端子間に挿入する際、静電電荷放電回路全部を入力
端子と同一分離領域に囲まれた領域に形成することによ
り、入力端子を構成するバンドの直下にキャパシタを形
成でき、基板上における放電回路の占有面積の有効利用
ができる。
造の一部と並列に接続されたキャパシタとを入力端子と
接地端子間に挿入する際、静電電荷放電回路全部を入力
端子と同一分離領域に囲まれた領域に形成することによ
り、入力端子を構成するバンドの直下にキャパシタを形
成でき、基板上における放電回路の占有面積の有効利用
ができる。
第１図（１）と（２）は本発明による半導体装置の放電
回路周辺の平面図と断面図である。
回路周辺の平面図と断面図である。
■は半導体基板でｐ１型Ｓｉ基板を用い、この上に第１
の半導体層としてｎ型のエピタキシャル層２を堆積する
。
の半導体層としてｎ型のエピタキシャル層２を堆積する
。
この層には、半導体装置を構成する各種の素子が形成さ
れる。
れる。
内部回路と接続されたボンディングバンド６の周囲の能
動素子形成禁止領域Ａおよび前記空き領域Ｂの周囲に、
絶縁体、あるいはｐ型Ｓｔで形成さ゛ れた分離領域５
をエピタキシャル層２の表面より基板１に届くように形
成する。
動素子形成禁止領域Ａおよび前記空き領域Ｂの周囲に、
絶縁体、あるいはｐ型Ｓｔで形成さ゛ れた分離領域５
をエピタキシャル層２の表面より基板１に届くように形
成する。
空き領域Ｂ内に第２の半導体層としてｐ型頭域３、ｐ型
頭域３内に第３の半導体層としてｎ゛型領領域４形成し
、ｎ゛型領領域４上電極９を形成し、電極９はボンディ
ングパッド６に接続し、半導体基板１は接地する。
頭域３内に第３の半導体層としてｎ゛型領領域４形成し
、ｎ゛型領領域４上電極９を形成し、電極９はボンディ
ングパッド６に接続し、半導体基板１は接地する。
なお、７．８は二酸化珪素（ＳｉＯ□）層、１０はボン
ディングワイヤである。
ディングワイヤである。
以上の構造によると、半導体基板１と第１の半導体層２
間に構成されるキャパシタＣはボンディングパッド５の
直下まで延長して形成される。
間に構成されるキャパシタＣはボンディングパッド５の
直下まで延長して形成される。
以上詳細に説明したように本発明によれば、放電回路を
構成する能動素子であるｐｎｐｎスイッチをボンディン
グパッドの分離領域内に形成し、放電回路を形成するキ
ャパシタＣの形成はボンディングパッドの分離領域を有
効利用できるため、パターンレイアウトは簡単になり、
チップサイズは縮小できる。
構成する能動素子であるｐｎｐｎスイッチをボンディン
グパッドの分離領域内に形成し、放電回路を形成するキ
ャパシタＣの形成はボンディングパッドの分離領域を有
効利用できるため、パターンレイアウトは簡単になり、
チップサイズは縮小できる。
第１図（１）と（２）は本発明による半導体装置の放電
回路周辺の平面図と断面図、 第２図は従来例による半導体装置の放電回路周辺の基板
断面図、 第３図は第２図の構造を有する放電回路の等価回路図で
ある。 図において、 １は半導体基板でｐ゛゛Ｓｉ基板、 ２は第１の半導体層でｎ型エピタキシャル層、３は第２
の半導体層でｐ型頭域、 ４は第３の半導体層でｎ゛型領領域 ５は分離領域、 ６はボンディングパッド、 ７．８はＳｉＯ□層、 ９は電極、 １０はボンディングワイヤ 草１ 回
回路周辺の平面図と断面図、 第２図は従来例による半導体装置の放電回路周辺の基板
断面図、 第３図は第２図の構造を有する放電回路の等価回路図で
ある。 図において、 １は半導体基板でｐ゛゛Ｓｉ基板、 ２は第１の半導体層でｎ型エピタキシャル層、３は第２
の半導体層でｐ型頭域、 ４は第３の半導体層でｎ゛型領領域 ５は分離領域、 ６はボンディングパッド、 ７．８はＳｉＯ□層、 ９は電極、 １０はボンディングワイヤ 草１ 回
Claims (1)
- 【特許請求の範囲】 一導電型の半導体基板（１）上に他導電型の第１の半導
体層（２）、一導電型の第２の半導体層（３）、他導電
型の第３の半導体層（４）を順次形成し、前記半導体基
板（１）と第１の半導体層（２）と第２の半導体層（３
）とにより第１のトランジスタ（Ｑ＿１）、前記第１の
半導体層（２）、第２の半導体層（３）、第３の半導体
層（４）とにより第２のトランジスタ（Ｑ＿２）を構成
し、該第３の半導体層（４）を入力端子（６）に接続し
、該第１の半導体層（２）をキャパシタ（Ｃ）を介して
該半導体基板（１）に接続した構成において、 該キャパシタ（Ｃ）を第１の半導体層（２）と半導体基
板（１）間の接合容量によって構成し、かつ該第１のト
ランジスタ（Ｑ＿１）、第２のトランジスタ（Ｑ＿２）
および該キャパシタ（Ｃ）をボンディングパッド（６）
と同一分離領域（５）に囲まれた領域に形成してなるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11581685A JPS61274352A (ja) | 1985-05-29 | 1985-05-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11581685A JPS61274352A (ja) | 1985-05-29 | 1985-05-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61274352A true JPS61274352A (ja) | 1986-12-04 |
Family
ID=14671810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11581685A Pending JPS61274352A (ja) | 1985-05-29 | 1985-05-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61274352A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0794570A1 (en) * | 1996-03-06 | 1997-09-10 | STMicroelectronics S.r.l. | Integrated device with pads |
-
1985
- 1985-05-29 JP JP11581685A patent/JPS61274352A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0794570A1 (en) * | 1996-03-06 | 1997-09-10 | STMicroelectronics S.r.l. | Integrated device with pads |
| US5923076A (en) * | 1996-03-06 | 1999-07-13 | Sgs-Thomas Microelectronics S.R.L. | Integrated device with pads |
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