JPS61274456A - タイミング情報検出回路 - Google Patents
タイミング情報検出回路Info
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- JPS61274456A JPS61274456A JP60115923A JP11592385A JPS61274456A JP S61274456 A JPS61274456 A JP S61274456A JP 60115923 A JP60115923 A JP 60115923A JP 11592385 A JP11592385 A JP 11592385A JP S61274456 A JPS61274456 A JP S61274456A
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- Japan
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- timing information
- digital signal
- phase
- pair
- digital
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は入力信号に含まれるタイミング情報、゛例えば
ディジタル変調信号をＡ／Ｄ変換する際に使用されるサ
ンプリングクロックの位相誤差を検出する回路に係り、
特にディジタル信号処理によるタイミング情報検出回路
に関する。
ディジタル変調信号をＡ／Ｄ変換する際に使用されるサ
ンプリングクロックの位相誤差を検出する回路に係り、
特にディジタル信号処理によるタイミング情報検出回路
に関する。
近年、ディジタルＩＣ，マイクロプロセッサ。
ディジタル信号処理用ＬＳＩ等の進歩により、高機能性
、システムの拡張性および高安定性等の特長を持つディ
ジタル信号処理が様々の分野で使用されるようになって
きた。例えば電子通信の分野においては、変復調回路に
ディジタル信号処理がその高機能性といった利点のため
多く用いられるようになっており、かつ高速系への適用
が求められている。
、システムの拡張性および高安定性等の特長を持つディ
ジタル信号処理が様々の分野で使用されるようになって
きた。例えば電子通信の分野においては、変復調回路に
ディジタル信号処理がその高機能性といった利点のため
多く用いられるようになっており、かつ高速系への適用
が求められている。
ディジタル信号処理を高速系に適用するに当たっては、
その処理速度をいかに高速化するかが大きな課題となる
。特に、ＭＳＫ、ＰＳＫ等のディジタル変調方式による
変調信号を取扱う復調回路でその要求が強い。さらに、
ディジタル信号処理により復調回路を構成する場合、入
力された変調信号をＡ／Ｄ変換器でディジタル信号に変
換する際に使用するサンプリングクロック（再生クロッ
ク）が送信クロックに同期していないと、その位相誤差
に起因する復調系の誤動作が加速度的に増大するため、
再生りＯツクの位相同期を橿力速く確立する必要がある
。
その処理速度をいかに高速化するかが大きな課題となる
。特に、ＭＳＫ、ＰＳＫ等のディジタル変調方式による
変調信号を取扱う復調回路でその要求が強い。さらに、
ディジタル信号処理により復調回路を構成する場合、入
力された変調信号をＡ／Ｄ変換器でディジタル信号に変
換する際に使用するサンプリングクロック（再生クロッ
ク）が送信クロックに同期していないと、その位相誤差
に起因する復調系の誤動作が加速度的に増大するため、
再生りＯツクの位相同期を橿力速く確立する必要がある
。
ところが、従来のディジタル信号処理による復調回路で
は、入力された変調信号をＡ／Ｄ変換器でディジタル信
号に変換した後、三角関数公式を利用して振幅値につい
ての処理を施すことで復調を行なっていたため、構成要
素として乗算器が必要であり、それが高速化の障害とな
っていた。また、乗算器はディジタル回路のなかで最も
回路規模の大きい基本演算要素であり、これを多数使用
することはハードウェアの削減を図る上でも望ましくな
い。
は、入力された変調信号をＡ／Ｄ変換器でディジタル信
号に変換した後、三角関数公式を利用して振幅値につい
ての処理を施すことで復調を行なっていたため、構成要
素として乗算器が必要であり、それが高速化の障害とな
っていた。また、乗算器はディジタル回路のなかで最も
回路規模の大きい基本演算要素であり、これを多数使用
することはハードウェアの削減を図る上でも望ましくな
い。
（発明の目的）
本発明の目的は、高速動作が可能であるとともに、全体
の回路規模を小さくできるタイミング情報検出回路を提
供することにある。
の回路規模を小さくできるタイミング情報検出回路を提
供することにある。
本発明はこの目的を達成するため、一対のディジタル信
号系列を入力とし、これら一対のディジタル信号系列の
各時刻での振幅を表わすディジタル値の組合せに対応し
た位相情報をディジタル信号として出力する変換手段と
、この変換手段から出力される位相情報を受け、前記一
対のディジタル信号系列に含まれるタイミング情報を検
出する手段とを備えたことを特徴とする。
号系列を入力とし、これら一対のディジタル信号系列の
各時刻での振幅を表わすディジタル値の組合せに対応し
た位相情報をディジタル信号として出力する変換手段と
、この変換手段から出力される位相情報を受け、前記一
対のディジタル信号系列に含まれるタイミング情報を検
出する手段とを備えたことを特徴とする。
本発明によれば、振幅値の情報である入力ディジタル信
号系列を変換手段によって位相情報に変換し、その位相
情報からサンプリングクロックの位相誤差等のタイミン
グ情報を検出するため、タイミング情報検出のための演
算は基本的に乗算を必要とせず、加減算を主体とした処
理によって実現することができる。
号系列を変換手段によって位相情報に変換し、その位相
情報からサンプリングクロックの位相誤差等のタイミン
グ情報を検出するため、タイミング情報検出のための演
算は基本的に乗算を必要とせず、加減算を主体とした処
理によって実現することができる。
従って、三角関数公式を利用して振幅値の乗算によって
タイミング情報を検出する従来の回路と、比較して、処
理速度を上げることができるため、再生クロックの位相
同期を速やかに確立することが可能となる。また、乗算
器が不要もしくは少なくて済むことにより、全体の回路
規模を著しく低減することができる。
タイミング情報を検出する従来の回路と、比較して、処
理速度を上げることができるため、再生クロックの位相
同期を速やかに確立することが可能となる。また、乗算
器が不要もしくは少なくて済むことにより、全体の回路
規模を著しく低減することができる。
第１図は本発明の一実施例を示すものである。
図において、端子１．２にはディジタル変調信号−を受
信側で直交変換して得られた一対の直交位相関係にある
信号が入力され、Ａ／Ｄ変換器３．４でディジタル信号
系列に変換された後、変換テーブル５に入力される。変
換テーブル５は例えばＲＯＭテーブルを用いて構成され
、入力された一対のディジタル信号系列の各時刻での振
幅を表わすディジタル値の組合せに対応した位相情報を
ディジタル信号として出力する。すなわち、変換テーブ
ル５はその入力信号系列をｘ、ｙとすれば、ｔａｎ’
（’ｊ／Ｘ ）なる極座標変換を行なう。
信側で直交変換して得られた一対の直交位相関係にある
信号が入力され、Ａ／Ｄ変換器３．４でディジタル信号
系列に変換された後、変換テーブル５に入力される。変
換テーブル５は例えばＲＯＭテーブルを用いて構成され
、入力された一対のディジタル信号系列の各時刻での振
幅を表わすディジタル値の組合せに対応した位相情報を
ディジタル信号として出力する。すなわち、変換テーブ
ル５はその入力信号系列をｘ、ｙとすれば、ｔａｎ’
（’ｊ／Ｘ ）なる極座標変換を行なう。
変換テーブル５の出力信号は図示しない同期復調回路に
導かれるとともに、タイミング情報検出手段としてのク
ロック位相誤差検出回路６に入力される。このクロック
位相誤差検出回路６は入力ディジタル変調信号の送信ク
ロックに対する再生クロック、つまりＡ／Ｄ変換器３，
４へのサンプリングクロックの位相誤差を検出する回路
であって、その出力（サンプリング位相誤差信号）はク
ロック発生回路７に供給される。クロック発生回路７は
例えば位相誤差検出回路６の出力信号から雑音成分を除
去するためのループフィルタと、このループフィルタの
出力をアナログ電圧に変換するＤ／Ａ変換器、およびＤ
／Ａ変換器の出力を制御入力とする電圧制御発振１（Ｖ
ＣＯ）により構成される。そして、ＶＣＯの出力がＡ／
Ｄ変換器３．４にサンプリングクロックとして供給され
る。
導かれるとともに、タイミング情報検出手段としてのク
ロック位相誤差検出回路６に入力される。このクロック
位相誤差検出回路６は入力ディジタル変調信号の送信ク
ロックに対する再生クロック、つまりＡ／Ｄ変換器３，
４へのサンプリングクロックの位相誤差を検出する回路
であって、その出力（サンプリング位相誤差信号）はク
ロック発生回路７に供給される。クロック発生回路７は
例えば位相誤差検出回路６の出力信号から雑音成分を除
去するためのループフィルタと、このループフィルタの
出力をアナログ電圧に変換するＤ／Ａ変換器、およびＤ
／Ａ変換器の出力を制御入力とする電圧制御発振１（Ｖ
ＣＯ）により構成される。そして、ＶＣＯの出力がＡ／
Ｄ変換器３．４にサンプリングクロックとして供給され
る。
次に、端子１，２に入力されるディジタル変調信号がベ
ースバンドに周波数変換され、直交展開されたＭＳＫ信
号の場合を例にとって、クロック位相誤差検出回路６の
構成を詳細にｉ明する。なお、Ａ／Ｄ変換器３．４はこ
の直交展開されたＭＳＫ信号を、クロック発生回路７か
らのサンプリングクロックにより１ポー当り１回の割合
いでサンプリングしてディジタル化するものとする。
ースバンドに周波数変換され、直交展開されたＭＳＫ信
号の場合を例にとって、クロック位相誤差検出回路６の
構成を詳細にｉ明する。なお、Ａ／Ｄ変換器３．４はこ
の直交展開されたＭＳＫ信号を、クロック発生回路７か
らのサンプリングクロックにより１ポー当り１回の割合
いでサンプリングしてディジタル化するものとする。
この場合の変換テーブル５の出力信号の位相値の変化例
を第２図に示す。第２図においては、変換テーブル５の
出力の位相値がＡ／Ｄ変換器３゜４における最初のサン
プリング点では点１１、次のサンプリング点では点１２
．１３のいずれか、また次のサンプリング点では点１４
〜１７のいずれか、さらに次のサンプリング点では点１
８〜２３のいずれかをとることを示している。なお、Δ
Ｔはサンプリングクロックの位相誤差（以下、サンプリ
ング位相誤差という）、ΔＣは再生キャリアの位相誤差
であるとする。
を第２図に示す。第２図においては、変換テーブル５の
出力の位相値がＡ／Ｄ変換器３゜４における最初のサン
プリング点では点１１、次のサンプリング点では点１２
．１３のいずれか、また次のサンプリング点では点１４
〜１７のいずれか、さらに次のサンプリング点では点１
８〜２３のいずれかをとることを示している。なお、Δ
Ｔはサンプリングクロックの位相誤差（以下、サンプリ
ング位相誤差という）、ΔＣは再生キャリアの位相誤差
であるとする。
ここで、点１１に示される位相値ψ８．はψ１．＝△Ｃ
十−△Ｔ ＋ ｎ ｓ＝ Ｔ で表わされ、また点１３に示される位相値ψ１３はψ１
．＝Δｃ／ ：＞１１１△Ｔ ’ ＋ ｍ ２で表わ
される。ただし、ｎ、ｍは任意の整数であり、図の例で
はｎ−０，ｍ−１である。ここで、ΔＴ）ΔＴ′、ΔＣ
４ΔＣ′と見なせるから、ψ１１−ψ１．＝〒△Ｔ十薯
「π・・・（１）となる。従って、（１）式で表わされ
るψ、１−ψ、。
十−△Ｔ ＋ ｎ ｓ＝ Ｔ で表わされ、また点１３に示される位相値ψ１３はψ１
．＝Δｃ／ ：＞１１１△Ｔ ’ ＋ ｍ ２で表わ
される。ただし、ｎ、ｍは任意の整数であり、図の例で
はｎ−０，ｍ−１である。ここで、ΔＴ）ΔＴ′、ΔＣ
４ΔＣ′と見なせるから、ψ１１−ψ１．＝〒△Ｔ十薯
「π・・・（１）となる。従って、（１）式で表わされ
るψ、１−ψ、。
に関してπ／２のモジュロをとることによって、ψＩＩ
Ｉψ１３の値からサンプリング位相誤差６丁が算出で
きることがわかる。また、このサンプリング位相誤差Δ
Ｔの算出過程で、キャリア位相誤差ΔＣは自動的に除去
されるので、ΔＣが６丁の検出誤差の要因となることは
ない。
Ｉψ１３の値からサンプリング位相誤差６丁が算出で
きることがわかる。また、このサンプリング位相誤差Δ
Ｔの算出過程で、キャリア位相誤差ΔＣは自動的に除去
されるので、ΔＣが６丁の検出誤差の要因となることは
ない。
すなわち、第２図の正の傾きの直線２４上にある点１１
，１２．１７．２８等の位相値と、負の傾きの直線２５
上にある点１３．１４．１８等の位相値とが得られれば
、それらからサンプリング位相誤差６丁の情報をキャリ
ア位相誤差ΔＣの影響を排除した形で求めることができ
る。
，１２．１７．２８等の位相値と、負の傾きの直線２５
上にある点１３．１４．１８等の位相値とが得られれば
、それらからサンプリング位相誤差６丁の情報をキャリ
ア位相誤差ΔＣの影響を排除した形で求めることができ
る。
第２図において、変換テーブル５の出力の位相値が正の
傾きの直線上に位相値が存在するか、負の傾きの直線上
に存在するかは、例えばｔ−ｎＴにおいてサンプリング
された点での位相値ｃｐ（ｎ Ｔ ）と、ｔ −（ｎ＋
１ ） Ｔニおイテサンプリングされた点での位相値ψ
（（ｎ＋１ ）Ｔ）またはｔ−（ｎ−１）Ｔにおいてサ
ンプリングされた点での位相値ψ（（ｎ−１）Ｔ）との
差、すなわち ψ’ ｄｉｒ＝ψ（（ｎ＋１）Ｔ）−ψ（ｎＴ）ψｄｉ
ｆ ＝ψ（ｎ ’ｒ ）−ψ（（ｎ−］）Ｔ）に注目す
ることによりなされる。例えばψｄｉｆ ＞０、かつψ
’ｄｉｆ ＞ Ｑであれば、少なくともψ（ｎＴ）が正
の傾きの直線上にあり、またψｄｉｆ〈０．かつψ’ｄ
ｉｆ ＜ Ｑであれば、少なくともψ（ｎＴ）が負の傾
きの直線上にあることがわかる。
傾きの直線上に位相値が存在するか、負の傾きの直線上
に存在するかは、例えばｔ−ｎＴにおいてサンプリング
された点での位相値ｃｐ（ｎ Ｔ ）と、ｔ −（ｎ＋
１ ） Ｔニおイテサンプリングされた点での位相値ψ
（（ｎ＋１ ）Ｔ）またはｔ−（ｎ−１）Ｔにおいてサ
ンプリングされた点での位相値ψ（（ｎ−１）Ｔ）との
差、すなわち ψ’ ｄｉｒ＝ψ（（ｎ＋１）Ｔ）−ψ（ｎＴ）ψｄｉ
ｆ ＝ψ（ｎ ’ｒ ）−ψ（（ｎ−］）Ｔ）に注目す
ることによりなされる。例えばψｄｉｆ ＞０、かつψ
’ｄｉｆ ＞ Ｑであれば、少なくともψ（ｎＴ）が正
の傾きの直線上にあり、またψｄｉｆ〈０．かつψ’ｄ
ｉｆ ＜ Ｑであれば、少なくともψ（ｎＴ）が負の傾
きの直線上にあることがわかる。
第３図に上記の原理に基づくクロック位相誤差検出回路
６の一構成例を示す。端子３１に変換テーブル５の出力
信号が入力され、１サンプル遅延回路３２．３３により
順次Ａ１０変換器３．４でのサンプリング間隔に相当す
る時間Ｔずつ遅延される。端子３１に入力された信号ψ
（（ｎ＋１）■）と、１サンプル遅延回路３２の出力信
号ψ（ｎＴ）とが減算器３４に入力され、減算器３４か
ら両信号の差ψｄｉｆが出力される。また、１サンプル
遅延回路３２の出力信号ψ（ｎＴ）と、１サンプル遅延
回路３３の出力信号ψ（（ｎ＋１）Ｔ）とが減算器３５
に入力され、減算器３５から両信号の差ψ’ｄｉｒが出
力される。減算器３４゜３５の出力信号ψｄｉｆ 、ψ
’ｄｉｒは判定回路３６に入力され、ψ（ｎＴ）が正の
傾きの直線上に存在するか、負の傾きの直線上に存在す
るかが判定される。
６の一構成例を示す。端子３１に変換テーブル５の出力
信号が入力され、１サンプル遅延回路３２．３３により
順次Ａ１０変換器３．４でのサンプリング間隔に相当す
る時間Ｔずつ遅延される。端子３１に入力された信号ψ
（（ｎ＋１）■）と、１サンプル遅延回路３２の出力信
号ψ（ｎＴ）とが減算器３４に入力され、減算器３４か
ら両信号の差ψｄｉｆが出力される。また、１サンプル
遅延回路３２の出力信号ψ（ｎＴ）と、１サンプル遅延
回路３３の出力信号ψ（（ｎ＋１）Ｔ）とが減算器３５
に入力され、減算器３５から両信号の差ψ’ｄｉｒが出
力される。減算器３４゜３５の出力信号ψｄｉｆ 、ψ
’ｄｉｒは判定回路３６に入力され、ψ（ｎＴ）が正の
傾きの直線上に存在するか、負の傾きの直線上に存在す
るかが判定される。
そして、誤差信号発生回路３７から判定回路３６の判定
結果と、例えば１サンプル遅延回路３２の出力信号とに
基いてサンプリング位相誤差信号が発生され、端子３８
に出力される。すなわち、誤差信号発生回路３７は（１
）式に基いて、判定回路３６で正の傾きの直線上に存在
すると判定された時の１サンプル遅延回路３２の出力信
号と、負の曲線上に存在すると判定された時の１サンプ
ル遅延回路３２の出力信号とを保持し、両者の差信号を
サンプリング位相誤差信号として出力する。なあ、実際
には上記差信号の平均値をサンプリング位相誤差信号と
することが望ましい。
結果と、例えば１サンプル遅延回路３２の出力信号とに
基いてサンプリング位相誤差信号が発生され、端子３８
に出力される。すなわち、誤差信号発生回路３７は（１
）式に基いて、判定回路３６で正の傾きの直線上に存在
すると判定された時の１サンプル遅延回路３２の出力信
号と、負の曲線上に存在すると判定された時の１サンプ
ル遅延回路３２の出力信号とを保持し、両者の差信号を
サンプリング位相誤差信号として出力する。なあ、実際
には上記差信号の平均値をサンプリング位相誤差信号と
することが望ましい。
第４図はクロック位相誤差検出回路６の他の構成例を示
したものであり、この例では１サンプル遅延回路４２．
４３の出力信号を直接判定回路４４に供給している。こ
の場合、判定回路４４の減算機能が内蔵される。また、
誤差信号発生回路４５は端子４１に入力される変換テー
ブル５の出力信号と、１サンプル遅延回路４２．４３の
出力信号を入力とし、判定回路４４の判定結果に従って
これら３つの信号を選択的に使用してサンプリング位相
誤差信号を発生する。
したものであり、この例では１サンプル遅延回路４２．
４３の出力信号を直接判定回路４４に供給している。こ
の場合、判定回路４４の減算機能が内蔵される。また、
誤差信号発生回路４５は端子４１に入力される変換テー
ブル５の出力信号と、１サンプル遅延回路４２．４３の
出力信号を入力とし、判定回路４４の判定結果に従って
これら３つの信号を選択的に使用してサンプリング位相
誤差信号を発生する。
第５図は本発明の他の実施例を示すもので、変換テーブ
ル５の出力信号はキャリア再生・同期検波回路５１に入
力され、ここでキャリアの再生と、その再生キャリアを
用いての同期検波が行なわれる。このキャリア同期・検
波回路５１から同期検波によって得られた復調出力が端
子５２に出力され、さらに変換テーブル５の出力信号よ
りキャリア位相成分が除去された信号がクロック位相誤
差検出回路６に入力される。クロック位相誤差検出回路
６では先の実施例と同様にしてサンプリング位相誤差信
号を出力し、クロック発生回路７に供給する。但し、こ
の実施例におけるクロック位相誤差検出回路６の入力信
号は再生キャリアの位相誤差が除去されているため、ク
ロック位相誤差検出のための具体的な構成についてはさ
らに簡略化することもできる。
ル５の出力信号はキャリア再生・同期検波回路５１に入
力され、ここでキャリアの再生と、その再生キャリアを
用いての同期検波が行なわれる。このキャリア同期・検
波回路５１から同期検波によって得られた復調出力が端
子５２に出力され、さらに変換テーブル５の出力信号よ
りキャリア位相成分が除去された信号がクロック位相誤
差検出回路６に入力される。クロック位相誤差検出回路
６では先の実施例と同様にしてサンプリング位相誤差信
号を出力し、クロック発生回路７に供給する。但し、こ
の実施例におけるクロック位相誤差検出回路６の入力信
号は再生キャリアの位相誤差が除去されているため、ク
ロック位相誤差検出のための具体的な構成についてはさ
らに簡略化することもできる。
第６図は本発明のざらに別の実施例を示すもので、変換
テーブル５の出力信号は減算器６１に入力され、ここで
再生キャリア位相発生回路６３から出力される再生キャ
リアの位相成分が除去された侵、検出回路６２に入力さ
れる。検出回路６２では再生キャリアの位相誤差検出と
、同期検波およびサンプリングクロックの位相誤差検出
を行なう。再生キャリア位相誤差信号は再生キャリア位
相発生回路６３に入力され、同期検波により得られた復
調出力は端子６４に出力され、またサンプリング位相誤
差信号はクロック発生回路７に入力される。なお、再生
キャリア位相発生回路は例えば再生キャリア位相誤差信
号の雑音成分を除去するループフィルタと、そのループ
フィルタ出力を入力とする累積加算器により構成され、
累積加算器から再生キャリア位相に対応したディジタル
信号を出力する。このように本発明におけるタイミング
情報の検出、例えばサンプリングクロックの ゛
位相誤差検出は、再生キャリアの位相誤差検出や同期検
波等の処理と同時に行なうことも可能であり、それによ
って１１調回路全体として見た場合の回路規模をより効
果的に削減することができる。
テーブル５の出力信号は減算器６１に入力され、ここで
再生キャリア位相発生回路６３から出力される再生キャ
リアの位相成分が除去された侵、検出回路６２に入力さ
れる。検出回路６２では再生キャリアの位相誤差検出と
、同期検波およびサンプリングクロックの位相誤差検出
を行なう。再生キャリア位相誤差信号は再生キャリア位
相発生回路６３に入力され、同期検波により得られた復
調出力は端子６４に出力され、またサンプリング位相誤
差信号はクロック発生回路７に入力される。なお、再生
キャリア位相発生回路は例えば再生キャリア位相誤差信
号の雑音成分を除去するループフィルタと、そのループ
フィルタ出力を入力とする累積加算器により構成され、
累積加算器から再生キャリア位相に対応したディジタル
信号を出力する。このように本発明におけるタイミング
情報の検出、例えばサンプリングクロックの ゛
位相誤差検出は、再生キャリアの位相誤差検出や同期検
波等の処理と同時に行なうことも可能であり、それによ
って１１調回路全体として見た場合の回路規模をより効
果的に削減することができる。
本発明は上記した実施例に限定されるものではなく、そ
の要旨を逸脱しない半径で種々変形して実施が可能であ
る。例えば実施例では入力ディジタル信号系列がＭＳＫ
信号の場合について説明しだが、ＱＰＳＫ、オフセット
ＱＰＳＫ、ＴＦＭ。
の要旨を逸脱しない半径で種々変形して実施が可能であ
る。例えば実施例では入力ディジタル信号系列がＭＳＫ
信号の場合について説明しだが、ＱＰＳＫ、オフセット
ＱＰＳＫ、ＴＦＭ。
ＧＭＳＫ等の変調方式の信号の場合にも有効である。ま
た、タイミング情報検出手段としてのりＯツタ位相誤差
検出回路の具体的な構成についても、変換テーブルに入
力される信号の種類等に応じて種々変更することができ
る。さらに、実施例では検出すべきタイミング情報とし
てサンプリングクロックの位相誤差を例示したが、入力
信号にもともと含まれているクロック情報等を検出する
ことも可能であり、要するに入力された直交位相関係に
あるディジタル信号系列を変換テーブルにより位相情報
に変換し、該信号系列に含まれるタイミング情報を変換
テーブルの出力から検出することが本発明の骨子である
。
た、タイミング情報検出手段としてのりＯツタ位相誤差
検出回路の具体的な構成についても、変換テーブルに入
力される信号の種類等に応じて種々変更することができ
る。さらに、実施例では検出すべきタイミング情報とし
てサンプリングクロックの位相誤差を例示したが、入力
信号にもともと含まれているクロック情報等を検出する
ことも可能であり、要するに入力された直交位相関係に
あるディジタル信号系列を変換テーブルにより位相情報
に変換し、該信号系列に含まれるタイミング情報を変換
テーブルの出力から検出することが本発明の骨子である
。
第１図は本発明の一実施例を示す図、第２図は同実施例
の動作を説明するための変換テーブルの出力信号の位相
値の変化例を示す図、第３図および第４図は同実施例に
おけるクロック位相誤差検出回路の構成例を示す図、第
５図および第６図は本発明の他の実施例を示す図である
。 １．２・・・直交位相関係にあるディジタル変調信号の
入力端子、３，４・・・Ａ／Ｄ変換器、５・・・変換テ
ーブル、６・・・クロック位相誤差検出回路、７・・・
クロック発生回路、３２，３３，４２．４３・・・１サ
ンプル遅延回路、３４．３５・・・減算器、３６゜４４
・・・判定回路、３７．４５・・・誤差信号発生回路、
５１・・・キャリア再生・同期検波回路、６１・・・減
算器、６２・・・検出回路、６３・・・再生キャリア位
相発生回路。
の動作を説明するための変換テーブルの出力信号の位相
値の変化例を示す図、第３図および第４図は同実施例に
おけるクロック位相誤差検出回路の構成例を示す図、第
５図および第６図は本発明の他の実施例を示す図である
。 １．２・・・直交位相関係にあるディジタル変調信号の
入力端子、３，４・・・Ａ／Ｄ変換器、５・・・変換テ
ーブル、６・・・クロック位相誤差検出回路、７・・・
クロック発生回路、３２，３３，４２．４３・・・１サ
ンプル遅延回路、３４．３５・・・減算器、３６゜４４
・・・判定回路、３７．４５・・・誤差信号発生回路、
５１・・・キャリア再生・同期検波回路、６１・・・減
算器、６２・・・検出回路、６３・・・再生キャリア位
相発生回路。
Claims (6)
- （１）直交位相関係にある一対のディジタル信号系列を
入力とし、これら一対のディジタル信号系列の各時刻で
の振幅を表わすディジタル値の組合せに対応した位相情
報をディジタル信号として出力する変換手段と、この変
換手段から出力される位相情報を受け、前記一対のディ
ジタル信号系列に含まれるタイミング情報を検出する手
段とを備えたことを特徴とするタイミング情報検出回路
。 - （２）前記変換手段はＲＯＭテーブルであることを特徴
とする特許請求の範囲第１項記載のタイミング情報検出
回路。 - （３）前記一対のディジタル信号系列はディジタル変調
信号であることを特徴とする特許請求の範囲第１項記載
のタイミング情報検出回路。 - （４）前記一対のディジタル信号系列はディジタル変調
信号であり、前記タイミング情報を検出する手段は前記
変換手段から出力される位相情報の時間的変化が正の傾
きの直線上にあるときの位相値と、負の傾きの直線上に
あるときの位相値との差をタイミング情報として検出す
るものであることを特徴とする特許請求の範囲第１項記
載のタイミング情報検出回路。 - （５）前記タイミング情報を検出する手段は、前記一対
のディジタル信号系列を得るためのＡ／Ｄ変換器に供給
されるサンプリングクロックの位相誤差情報を検出する
ものであることを特徴とする特許請求の範囲第１項また
は第４項記載のタイミング情報検出回路。 - （６）前記タイミング情報を検出する手段は、前記一対
のディジタル信号系列に含まれるクロック情報を検出す
るものであることを特徴とする特許請求の範囲第１項ま
たは第４項記載のタイミング情報検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115923A JPS61274456A (ja) | 1985-05-29 | 1985-05-29 | タイミング情報検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115923A JPS61274456A (ja) | 1985-05-29 | 1985-05-29 | タイミング情報検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61274456A true JPS61274456A (ja) | 1986-12-04 |
Family
ID=14674546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60115923A Pending JPS61274456A (ja) | 1985-05-29 | 1985-05-29 | タイミング情報検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61274456A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011053117A (ja) * | 2009-09-02 | 2011-03-17 | Toshiba Corp | 無線通信装置 |
-
1985
- 1985-05-29 JP JP60115923A patent/JPS61274456A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011053117A (ja) * | 2009-09-02 | 2011-03-17 | Toshiba Corp | 無線通信装置 |
| US8467732B2 (en) | 2009-09-02 | 2013-06-18 | Kabushiki Kaisha Toshiba | Wireless communication apparatus |
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