JPS61276250A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61276250A JPS61276250A JP11710285A JP11710285A JPS61276250A JP S61276250 A JPS61276250 A JP S61276250A JP 11710285 A JP11710285 A JP 11710285A JP 11710285 A JP11710285 A JP 11710285A JP S61276250 A JPS61276250 A JP S61276250A
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- JP
- Japan
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- semiconductor
- bipolar transistor
- conduction type
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 11
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特にバイポーラトランジ
スタとＭＯＳ）ランジスタとを同一半導体基板上に形成
する半導体装置の構造に関する。
スタとＭＯＳ）ランジスタとを同一半導体基板上に形成
する半導体装置の構造に関する。
従来、ＭＯＳ ）ランジスタを用いて構成されるＩＣで
は、ＭＯＳ）ランジスタの出力電流が小さい九め、外部
回路を十分駆動できない場合かあ＃）％この場合は、一
般的にＩＣ外部もしくはＩＣ内部にバイポーラトランジ
スタを設けるととくよシミ流増幅を行なってｂた。
は、ＭＯＳ）ランジスタの出力電流が小さい九め、外部
回路を十分駆動できない場合かあ＃）％この場合は、一
般的にＩＣ外部もしくはＩＣ内部にバイポーラトランジ
スタを設けるととくよシミ流増幅を行なってｂた。
上述した従来の方法は、ＩＣ外部にバイポーラトランジ
スタを設ける場合には％ ＩＣ以外にバイポーラトラン
ジスタを必要とし、かつバイポーラトランジスタを接続
するための工数が必要となるなどの欠点がある。
スタを設ける場合には％ ＩＣ以外にバイポーラトラン
ジスタを必要とし、かつバイポーラトランジスタを接続
するための工数が必要となるなどの欠点がある。
また、ＩＣ内部にバイポーラトランジスタを設けた場合
には、第３図に示す様にエミッタ領域６゜ペース領域２
２．コレクタ領域となるＮｆｉエピタキシアル層３等か
ら構成されるパイボ゛−ラトランジスタと、ソース領域
１３．ドレイン領域２３゜ゲート電極１１等から構成さ
れるＭＯＳ）ランジスタと金回−半導体基板上に設けな
ければならず、バイポーラトランジスタの素子面積およ
びＭＯＳトランジスタとの接続のための配線面積などが
必要となりＩＣのチップ面積を増大させる欠点がある。
には、第３図に示す様にエミッタ領域６゜ペース領域２
２．コレクタ領域となるＮｆｉエピタキシアル層３等か
ら構成されるパイボ゛−ラトランジスタと、ソース領域
１３．ドレイン領域２３゜ゲート電極１１等から構成さ
れるＭＯＳ）ランジスタと金回−半導体基板上に設けな
ければならず、バイポーラトランジスタの素子面積およ
びＭＯＳトランジスタとの接続のための配線面積などが
必要となりＩＣのチップ面積を増大させる欠点がある。
本発明の目的は、上記欠点を除去し、素子面積を増大す
ることなく、バイポーラトランジスタとＭＯＳトランジ
スタを一体化し出力電流が従来のＭＯＳトランジスタに
比べて十分大きい半導体装置を提供することにある。
ることなく、バイポーラトランジスタとＭＯＳトランジ
スタを一体化し出力電流が従来のＭＯＳトランジスタに
比べて十分大きい半導体装置を提供することにある。
本発明の半導体装置は、−導電型半導体層に離間して設
けられた逆導電型の第１および第２の半導体領域と、こ
の第１および第２の半導体領域間の半導体層上に絶縁膜
を介して設けられた導体層と、第１の半導体領域に形成
された一導電型半導体領域とこの一導電型半導体領域上
に形成された極く薄い酸化膜および一導電型の多結晶シ
リコン層とを持つ構造を有している。
けられた逆導電型の第１および第２の半導体領域と、こ
の第１および第２の半導体領域間の半導体層上に絶縁膜
を介して設けられた導体層と、第１の半導体領域に形成
された一導電型半導体領域とこの一導電型半導体領域上
に形成された極く薄い酸化膜および一導電型の多結晶シ
リコン層とを持つ構造を有している。
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の断面図であり、第２図は第
１図の等価回路図である。
１図の等価回路図である。
第１図において％Ｐ＋型半導体基板１上にはＮ＋型型埋
領領域２びＮ型エピタキシャル層３が形成されてお＃）
、このＮ型エピタキシャル層３にはＭＯＳトランジスタ
のＰ型のドレイン領域５及びソース領域１３が設けられ
ている。このドレイン領域５はバイポーラトランジスタ
のペース領域ｔ−兼ねるものである。
領領域２びＮ型エピタキシャル層３が形成されてお＃）
、このＮ型エピタキシャル層３にはＭＯＳトランジスタ
のＰ型のドレイン領域５及びソース領域１３が設けられ
ている。このドレイン領域５はバイポーラトランジスタ
のペース領域ｔ−兼ねるものである。
そしてこのペース領域５上にはＮ＋型のエミッタ領域６
が設けられておシ、更にエミッタ領域６上には極く薄い
酸化膜７ｔ−介して多結晶シリコン層８が形成されてい
る。この極〈薄い酸化膜７は熱酸化によシ形成され、バ
イポーラトランジスタのペース電流となるべきホールの
みを阻止するために極く薄く設けたものである。Ｎ＋＋
エミッタ領域６は例えば、多結晶シリコン層８に砒素（
ＡＳ）をイオン注入し熱処理を行なって形成することが
できる。
が設けられておシ、更にエミッタ領域６上には極く薄い
酸化膜７ｔ−介して多結晶シリコン層８が形成されてい
る。この極〈薄い酸化膜７は熱酸化によシ形成され、バ
イポーラトランジスタのペース電流となるべきホールの
みを阻止するために極く薄く設けたものである。Ｎ＋＋
エミッタ領域６は例えば、多結晶シリコン層８に砒素（
ＡＳ）をイオン注入し熱処理を行なって形成することが
できる。
更に、ソース、ドレイン領域１３，５間のＮ型エピタキ
シャル層３上にはゲート酸化膜１０と多結晶シリコンか
らなるゲート電極１１が形成されており、ゲート電極１
１表面は絶縁膜１２により覆われている。そして多結晶
シリコン層８及びソース領域１３上にはＡｎ電極９ａ
、９ｂが形成されている。
シャル層３上にはゲート酸化膜１０と多結晶シリコンか
らなるゲート電極１１が形成されており、ゲート電極１
１表面は絶縁膜１２により覆われている。そして多結晶
シリコン層８及びソース領域１３上にはＡｎ電極９ａ
、９ｂが形成されている。
このように形成された本実施例においては％Ｎ型エピタ
キシャル層３及びＮ＋型型埋領領域２バイポーラトラン
ジスタのコレクタ領域として作用する。さらにＡｎ電極
９ａはバイポーラトランジスタのエミッタ電極に、Ａｎ
電極９ｂは、ＭＯＳトランジスタのソース電極およびバ
イポーラトランジスタのコレクタ電極にそれぞれなる。
キシャル層３及びＮ＋型型埋領領域２バイポーラトラン
ジスタのコレクタ領域として作用する。さらにＡｎ電極
９ａはバイポーラトランジスタのエミッタ電極に、Ａｎ
電極９ｂは、ＭＯＳトランジスタのソース電極およびバ
イポーラトランジスタのコレクタ電極にそれぞれなる。
従って第１図に示した半導体装置は第２図の等何回路で
示され、ＭＯＳ）ランジスタに流れるｔｉｔバイポーラ
トランジスタで増幅し、出力電流を大きくした半導体装
置が得られる。特にエミッタ領域６と多結晶シリコン層
８０間に設けられた、極く薄い酸化膜７は、バイポーラ
トランジスタの電流増幅率を数倍に上げる効果を有して
いる。
示され、ＭＯＳ）ランジスタに流れるｔｉｔバイポーラ
トランジスタで増幅し、出力電流を大きくした半導体装
置が得られる。特にエミッタ領域６と多結晶シリコン層
８０間に設けられた、極く薄い酸化膜７は、バイポーラ
トランジスタの電流増幅率を数倍に上げる効果を有して
いる。
以上詳細に説明し念ように本発明によればｌＭＯＳトラ
ンジスタのドレイン領域にバイポーラトランジスタのエ
ミッタ領域金膜け、このエミッタ領域上に極く薄い酸化
膜と、第−導電製の多結晶シリコン層を設けることによ
り、素子面積を増大することなく１大きい電流増幅率を
持つバイポーラトランジスタとＭＯＳ）ランジスタラ一
体化した半導体装置が得られる。
ンジスタのドレイン領域にバイポーラトランジスタのエ
ミッタ領域金膜け、このエミッタ領域上に極く薄い酸化
膜と、第−導電製の多結晶シリコン層を設けることによ
り、素子面積を増大することなく１大きい電流増幅率を
持つバイポーラトランジスタとＭＯＳ）ランジスタラ一
体化した半導体装置が得られる。
この半導体装置は従来のＭＯＳトランジスタと同じ動作
を行ない、かつ大きな出力電流が得られる効果がある。
を行ない、かつ大きな出力電流が得られる効果がある。
第１図は本発明の一実施例の断面図、第２図は第１図の
等価回路図、第３図は従来の半導体装置を説明するため
の断面図である。 １・・・・・・Ｐ＋型半導体基板、２・・・・・・Ｎ＋
型型埋領領域３・・・・・・Ｎ型エピタキシャル層、４
・・・・・・酸化膜。 ５・・・・・・ベース領域およびドレイン領域、６・・
・・・・エミッタ領域、７・・・・・・極く薄−酸化膜
、８・・・・・・多結晶シリコン層、９．９ａ 、９ｂ
・・・・・・ＡＪ電極、１０・・・・・・ゲート酸化膜
、１１・・・・・・ゲート電極％ １２・・・・・・絶
縁膜、１３・・・・・・ソース領域、２１・・・・・・
コレクタ電極、２２・・・・・・ペース領域、２３・・
・・・・ドレイン領域。 へ、 代理人 弁理士 内 厚 晋 ゛すＶｃｃ 巳 ￥２１￥］
等価回路図、第３図は従来の半導体装置を説明するため
の断面図である。 １・・・・・・Ｐ＋型半導体基板、２・・・・・・Ｎ＋
型型埋領領域３・・・・・・Ｎ型エピタキシャル層、４
・・・・・・酸化膜。 ５・・・・・・ベース領域およびドレイン領域、６・・
・・・・エミッタ領域、７・・・・・・極く薄−酸化膜
、８・・・・・・多結晶シリコン層、９．９ａ 、９ｂ
・・・・・・ＡＪ電極、１０・・・・・・ゲート酸化膜
、１１・・・・・・ゲート電極％ １２・・・・・・絶
縁膜、１３・・・・・・ソース領域、２１・・・・・・
コレクタ電極、２２・・・・・・ペース領域、２３・・
・・・・ドレイン領域。 へ、 代理人 弁理士 内 厚 晋 ゛すＶｃｃ 巳 ￥２１￥］
Claims (1)
- 一導電型半導体層に離間して設けられた逆導電型の第１
および第２の半導体領域と該第１および第２の半導体領
域間の半導体層上に絶縁膜を介して設けられた導体層と
、前記第１の半導体領域に形成された一導電型半導体領
域と該一導電型半導体領域上に形成された極く薄い酸化
膜および一導電型の多結晶シリコン層とを含むことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11710285A JPS61276250A (ja) | 1985-05-30 | 1985-05-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11710285A JPS61276250A (ja) | 1985-05-30 | 1985-05-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61276250A true JPS61276250A (ja) | 1986-12-06 |
Family
ID=14703448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11710285A Pending JPS61276250A (ja) | 1985-05-30 | 1985-05-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61276250A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0436297A3 (en) * | 1989-12-04 | 1992-06-17 | Raytheon Company | Small bicmos transistor |
| US5929485A (en) * | 1996-03-28 | 1999-07-27 | Nec Corporation | High voltage insulated gate type bipolar transistor for self-isolated smart power IC |
-
1985
- 1985-05-30 JP JP11710285A patent/JPS61276250A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0436297A3 (en) * | 1989-12-04 | 1992-06-17 | Raytheon Company | Small bicmos transistor |
| US5929485A (en) * | 1996-03-28 | 1999-07-27 | Nec Corporation | High voltage insulated gate type bipolar transistor for self-isolated smart power IC |
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