JPH0226062A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH0226062A JPH0226062A JP63175980A JP17598088A JPH0226062A JP H0226062 A JPH0226062 A JP H0226062A JP 63175980 A JP63175980 A JP 63175980A JP 17598088 A JP17598088 A JP 17598088A JP H0226062 A JPH0226062 A JP H0226062A
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Links
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、同一半導体基板内にバイポーラトランジスタ
とＭＯＳトランジスタを形成する半導体集積回路の製造
方法に関するものである。
とＭＯＳトランジスタを形成する半導体集積回路の製造
方法に関するものである。
従来の技術
バイポーラトランジスタとＣＭＯ３（相補形ＭＯ８）ト
ランジスタを同一半導体基板内に集積化した従来の半導
体集積回路は、第２図に示すような構造をしている。以
下、第２図を参照して従来の半導体集積回路の構造とそ
の製造方法の一例について説明する。
ランジスタを同一半導体基板内に集積化した従来の半導
体集積回路は、第２図に示すような構造をしている。以
下、第２図を参照して従来の半導体集積回路の構造とそ
の製造方法の一例について説明する。
まず、ｎ型埋め込み領域２，２１およびｐ型埋め込み領
域３．３１が選択的に形成されたｐ型車結晶シリコン基
板ｌの上に、比抵抗が１〜５０国のｎ型シリコンエピタ
キシャル層４を形成し、ｎ型不純物の拡散でｎ型埋め込
み領域２，２１の上にはこれに繋がるＮウェル領域５を
、またｎ型不純物の拡散でｐ型埋め込み領域３の上には
これに繋がるｐ型分離領域６を形成し、また、ｐ型埋め
込み領域３１の上にはＰウェル領域７を形成する。さら
に選択酸化法により、厚いシリコン酸化膜を成長させて
素子分離領域８を形成する。その後、ゲート酸化膜とな
る薄いシリコン酸化膜９を形成し、さらにこの上に多結
晶シリコンなどの導電膜を選択的に形成してゲート電極
１０を形成する。次に、ｎ型不純物の拡散によりｎ型埋
め込み領域２上のＮウェル領域５にＮＰＮ トランジス
タのコレクタウオール層１１を形成し、さらにｐ型の不
純物をｎ型埋め込み領域２上のＮウェル領域５に選択的
にイオン注入してベース領域１２を形成する。次にｎ型
の不純物をｐ型埋め込み領域３１上のＰウェル領域７に
選択的にイオン注入してＮチャンネルＭＯＳトランジス
タのｎ−ソース領域１３およびｎ−ドレイン領域ｕ３を
形成し、さらに、シリコン酸化膜などによりゲート電極
１ｏに側壁１４を形成した後、ｎ型の不純物を選択的に
イオン注入し、ｎ−ソース領域１３およびｎ−ドレイン
領域１１３に隣接してＮチャンネルＭＯ３トランジスタ
のｎ９ソース領域１５およびｎ◆ドレイン領域１１５を
形成することにより、Ｎチャンネ／Ｌ／ＭＯＳトラ：／
ジスタ（Ｄ Ｌ Ｄ Ｄ （Ｌｉｇｈｔｉｙ Ｄ。
域３．３１が選択的に形成されたｐ型車結晶シリコン基
板ｌの上に、比抵抗が１〜５０国のｎ型シリコンエピタ
キシャル層４を形成し、ｎ型不純物の拡散でｎ型埋め込
み領域２，２１の上にはこれに繋がるＮウェル領域５を
、またｎ型不純物の拡散でｐ型埋め込み領域３の上には
これに繋がるｐ型分離領域６を形成し、また、ｐ型埋め
込み領域３１の上にはＰウェル領域７を形成する。さら
に選択酸化法により、厚いシリコン酸化膜を成長させて
素子分離領域８を形成する。その後、ゲート酸化膜とな
る薄いシリコン酸化膜９を形成し、さらにこの上に多結
晶シリコンなどの導電膜を選択的に形成してゲート電極
１０を形成する。次に、ｎ型不純物の拡散によりｎ型埋
め込み領域２上のＮウェル領域５にＮＰＮ トランジス
タのコレクタウオール層１１を形成し、さらにｐ型の不
純物をｎ型埋め込み領域２上のＮウェル領域５に選択的
にイオン注入してベース領域１２を形成する。次にｎ型
の不純物をｐ型埋め込み領域３１上のＰウェル領域７に
選択的にイオン注入してＮチャンネルＭＯＳトランジス
タのｎ−ソース領域１３およびｎ−ドレイン領域ｕ３を
形成し、さらに、シリコン酸化膜などによりゲート電極
１ｏに側壁１４を形成した後、ｎ型の不純物を選択的に
イオン注入し、ｎ−ソース領域１３およびｎ−ドレイン
領域１１３に隣接してＮチャンネルＭＯ３トランジスタ
のｎ９ソース領域１５およびｎ◆ドレイン領域１１５を
形成することにより、Ｎチャンネ／Ｌ／ＭＯＳトラ：／
ジスタ（Ｄ Ｌ Ｄ Ｄ （Ｌｉｇｈｔｉｙ Ｄ。
ｐｅｄ Ｄｒａｉｎ）構造を形成する。さらζζ、ｐ型
の不純物をｎ型埋め込み領域２１上のＮウェル領域５に
選択的にイオン注入して、ＰチャンネルＭＯ５トランジ
スタのソース領域１６およびドレイン領域１１６を形成
する。次に、多結晶シリコンなどを第２の導電膜として
選択的に形成してエミッタ電極１７を形成する。エミッ
タの拡散層１８は、通常エミッタ電極１７である第２の
導電膜からの拡散により形成される。
の不純物をｎ型埋め込み領域２１上のＮウェル領域５に
選択的にイオン注入して、ＰチャンネルＭＯ５トランジ
スタのソース領域１６およびドレイン領域１１６を形成
する。次に、多結晶シリコンなどを第２の導電膜として
選択的に形成してエミッタ電極１７を形成する。エミッ
タの拡散層１８は、通常エミッタ電極１７である第２の
導電膜からの拡散により形成される。
発明が解決しようとする課題
このような従来の製造方法では、ＭＯＳトランジスタの
ゲート電極１０とＮＰＮトランジスタのエミッタ電極１
７を形成するために二層の導電膜を必要とし、工程が複
雑になるという問題があった。
ゲート電極１０とＮＰＮトランジスタのエミッタ電極１
７を形成するために二層の導電膜を必要とし、工程が複
雑になるという問題があった。
また、ＮＰＮトランジスタのグラフトベースが自己整合
的に形成できないという問題があった。
的に形成できないという問題があった。
本発明は上記問題を解決するもので、ＭＯＳトランジス
タのゲート電極とＮＰＮ トランジスタのエミッタ電極
を同時に形成して工程を簡略化でき、また、ＮＰＮトラ
ンジスタのグラフトベースをＰチャンネルＭＯＳトラン
ジスタのソースおよびドレイン形成時に同時にかつ自己
整合的に形成できる半導体装置の製造方法を提供するこ
とを目的とするものである。
タのゲート電極とＮＰＮ トランジスタのエミッタ電極
を同時に形成して工程を簡略化でき、また、ＮＰＮトラ
ンジスタのグラフトベースをＰチャンネルＭＯＳトラン
ジスタのソースおよびドレイン形成時に同時にかつ自己
整合的に形成できる半導体装置の製造方法を提供するこ
とを目的とするものである。
課題を解決するための手段
上記問題を解決するために本発明は、ＭＯＳトランジス
タのソースおよびドレイン形成予定領域上にゲート酸化
膜となるシリコン酸化膜を形成する工程と、ＮＰＮ ト
ランジスタのエミッタおよびベース形成予定領域上にゲ
ート酸化膜よりも厚いシリコン酸化膜を形成する工程と
、ｎ型の不純物を選択的にイオン注入してベース領域お
よびコレクタウオール層に工【ツタ領域およびコレクタ
コンタクト領域を形成する工程と、前記ゲート酸化膜上
と前記エミッタ領域上および前記コレクタコンタクト領
域上とにポリサイド膜を形成する工程と、前記ポリサイ
ド膜を選択的にエツチングすることによりＭＯＳトラン
ジスタのゲート電極とＮＰＮトランジスタのエミッタ電
極およびコレクタ電極を同時に形成する工程と、Ｐチャ
ンネルＭＯＳトランジスタのソース領域およびドレイン
領域とＮＰＮトランジスタのグラフトベース領域とを同
時に自己整合的に形成する工程とを備えたものである。
タのソースおよびドレイン形成予定領域上にゲート酸化
膜となるシリコン酸化膜を形成する工程と、ＮＰＮ ト
ランジスタのエミッタおよびベース形成予定領域上にゲ
ート酸化膜よりも厚いシリコン酸化膜を形成する工程と
、ｎ型の不純物を選択的にイオン注入してベース領域お
よびコレクタウオール層に工【ツタ領域およびコレクタ
コンタクト領域を形成する工程と、前記ゲート酸化膜上
と前記エミッタ領域上および前記コレクタコンタクト領
域上とにポリサイド膜を形成する工程と、前記ポリサイ
ド膜を選択的にエツチングすることによりＭＯＳトラン
ジスタのゲート電極とＮＰＮトランジスタのエミッタ電
極およびコレクタ電極を同時に形成する工程と、Ｐチャ
ンネルＭＯＳトランジスタのソース領域およびドレイン
領域とＮＰＮトランジスタのグラフトベース領域とを同
時に自己整合的に形成する工程とを備えたものである。
作用
上記構成により、ＭＯＳトランジスタのゲート電極とＮ
ＰＮトランジスタのエミッタ電極を形成する導電膜を一
層にして、ゲート電極とエミッタ電極を同時に形成する
ことができ、さらに、Ｐチャンネルトランジスタのソー
ス領域およびドレイン領域の形成と同時に、エミッタ電
極をマスクにしてＮＰＮトランジスタのグラフトベース
を自己整合的に形成することができるものであり、ＮＰ
Ｎトランジスタの高速化が可能となる。
ＰＮトランジスタのエミッタ電極を形成する導電膜を一
層にして、ゲート電極とエミッタ電極を同時に形成する
ことができ、さらに、Ｐチャンネルトランジスタのソー
ス領域およびドレイン領域の形成と同時に、エミッタ電
極をマスクにしてＮＰＮトランジスタのグラフトベース
を自己整合的に形成することができるものであり、ＮＰ
Ｎトランジスタの高速化が可能となる。
実施例
以下本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例の半導体集積回路の製造方法
の工程流れ図を示し、これを用いてその製造方法を説明
する。まず、第１図（ａ）に示すように、ｎ型埋め込み
領域２，２１およびｎ型埋め込み領域３．３１が選択的
に形成されたｐ型単結晶シリコン基板１の上に、比抵抗
が１〜５Ω口のｎ型シリコンエピタキシャル層４を形成
し、ｎ型不純物の拡散でｎ型埋め込み領域２．２１の上
にはこれに繋がるＮウェル領域５を、また、ｐ型不純物
の拡散でｎ型埋め込み領域３の上にはこれに繋がるｐ型
分離領域６を形成し、また、ｎ型埋め込み領域３１の上
にはＰウェル領域７を形成する。さらに、選択酸化法に
より厚いシリコン酸化膜を成長させ、素子分離領域８を
形成する。
の工程流れ図を示し、これを用いてその製造方法を説明
する。まず、第１図（ａ）に示すように、ｎ型埋め込み
領域２，２１およびｎ型埋め込み領域３．３１が選択的
に形成されたｐ型単結晶シリコン基板１の上に、比抵抗
が１〜５Ω口のｎ型シリコンエピタキシャル層４を形成
し、ｎ型不純物の拡散でｎ型埋め込み領域２．２１の上
にはこれに繋がるＮウェル領域５を、また、ｐ型不純物
の拡散でｎ型埋め込み領域３の上にはこれに繋がるｐ型
分離領域６を形成し、また、ｎ型埋め込み領域３１の上
にはＰウェル領域７を形成する。さらに、選択酸化法に
より厚いシリコン酸化膜を成長させ、素子分離領域８を
形成する。
次に第１図（ｂ）に示すように、ｎ型不純物の拡散によ
りＮ Ｐ Ｎ トランジスタのコレクタウオール層１１
を形成した後、ＭＯＳトランジスタのソースおよびドレ
イン形成予定領域上にゲート酸化膜となる薄いシリコン
酸化膜９を形成し、さらにこの上に１０００〜２０００
人程度の多結晶シ程度ン膜を成長させる。次に選択酸化
法により、ｎ型埋め込み領域２上のＮウェル領域５のＮ
ＰＮトランジスタのエミッタおよびベース形成予定領域
にゲート酸化膜の薄いシリコン酸化膜９・よりも厚いシ
リコン酸化ＩＩＩ １９を形成した後、ｐ型の不純物を
選択的にイオン注入して活性ベース領域１２を形成する
。さらにｎ型の不純物を選択的にイオン注入して活性ベ
ース領域１２およびコレクタウオール層Ｈにエミッタ領
域１８およびコレクタコンタクト領域２０を形成する。
りＮ Ｐ Ｎ トランジスタのコレクタウオール層１１
を形成した後、ＭＯＳトランジスタのソースおよびドレ
イン形成予定領域上にゲート酸化膜となる薄いシリコン
酸化膜９を形成し、さらにこの上に１０００〜２０００
人程度の多結晶シ程度ン膜を成長させる。次に選択酸化
法により、ｎ型埋め込み領域２上のＮウェル領域５のＮ
ＰＮトランジスタのエミッタおよびベース形成予定領域
にゲート酸化膜の薄いシリコン酸化膜９・よりも厚いシ
リコン酸化ＩＩＩ １９を形成した後、ｐ型の不純物を
選択的にイオン注入して活性ベース領域１２を形成する
。さらにｎ型の不純物を選択的にイオン注入して活性ベ
ース領域１２およびコレクタウオール層Ｈにエミッタ領
域１８およびコレクタコンタクト領域２０を形成する。
次に１０００〜２０００人の多結晶シリコン膜２１と１
５００〜２０００人程度の低抵抗シ程度イド膜四を成長
していわゆるポリサイド構造とし、これを選択的にエツ
チングしてＭＯＳトランジスタのゲート酸化膜上にゲー
ト電極１０と、ＮＰＮトランジスタのエミッタ領域１８
上にこれと接触するエミッタ電極１７およびコレクタコ
ンタクト領域２０上にこれと接触するコレクタ電極２３
とを同時に形成する。
５００〜２０００人程度の低抵抗シ程度イド膜四を成長
していわゆるポリサイド構造とし、これを選択的にエツ
チングしてＭＯＳトランジスタのゲート酸化膜上にゲー
ト電極１０と、ＮＰＮトランジスタのエミッタ領域１８
上にこれと接触するエミッタ電極１７およびコレクタコ
ンタクト領域２０上にこれと接触するコレクタ電極２３
とを同時に形成する。
次に第１図（Ｃ）に示すように、ｎ型の不純物をｎ型埋
め込み領域３１上のＰウェル領域７に選択的にイオン注
入してＮチャンネルＭＯＳトランジスタのｎ−ソース領
域１３およびｎ−ドレイン領域１１３を形成し、さらに
シリコン酸化膜などによりゲート電極ｌＯ、エミッタ電
極１７およびコレクタ電極２３に側壁１４を形成した後
、ｎ型の不純物を選択的にイオン注入し、ｎ−ソース領
域１３およびｎ−ドレイン領域１１３に隣接してＮチャ
ンネルＭＯ３トランジスタのｎ９ソース領域１；しおよ
びｎ４ドレイン領域１１５を形成することにより、Ｎチ
ャンネルＭＯＳトランジスタのＬＤＤ構造を形成する。
め込み領域３１上のＰウェル領域７に選択的にイオン注
入してＮチャンネルＭＯＳトランジスタのｎ−ソース領
域１３およびｎ−ドレイン領域１１３を形成し、さらに
シリコン酸化膜などによりゲート電極ｌＯ、エミッタ電
極１７およびコレクタ電極２３に側壁１４を形成した後
、ｎ型の不純物を選択的にイオン注入し、ｎ−ソース領
域１３およびｎ−ドレイン領域１１３に隣接してＮチャ
ンネルＭＯ３トランジスタのｎ９ソース領域１；しおよ
びｎ４ドレイン領域１１５を形成することにより、Ｎチ
ャンネルＭＯＳトランジスタのＬＤＤ構造を形成する。
さらに、ｐ型の不純物をｎ型埋め込み領域２１上のＮウ
ェル領域５および活性ベース領域１２に選択的にイオン
注入して、ＰチャンネルＭ（ＪＳ）−ランジスタのソー
ス領域１６およびドレイン領域１１６と、ＮＰＮ トラ
ンジスタのグラフトベース領域冴とを同時に自己整合的
に形成１−る。
ェル領域５および活性ベース領域１２に選択的にイオン
注入して、ＰチャンネルＭ（ＪＳ）−ランジスタのソー
ス領域１６およびドレイン領域１１６と、ＮＰＮ トラ
ンジスタのグラフトベース領域冴とを同時に自己整合的
に形成１−る。
この後、図示していないが、基板表面に酸化シリコン膜
を形成し、グラフトベース領域２４とＮチャンネルｌ１
ｖｌＯＳトランジスタのｎ゛ソース領域１５とｎ・ドレ
イン領域１１５とＰチャンネルＭＯＳトランジスタのソ
ース領域１６およびドレイン領域１１６にコンタクト窓
を形成し、このコンタクト窓にアルミニウムの電極を形
成することにより、Ｂ ｉ −ＣＩｖ［）Ｓの集積回路
を完成する。
を形成し、グラフトベース領域２４とＮチャンネルｌ１
ｖｌＯＳトランジスタのｎ゛ソース領域１５とｎ・ドレ
イン領域１１５とＰチャンネルＭＯＳトランジスタのソ
ース領域１６およびドレイン領域１１６にコンタクト窓
を形成し、このコンタクト窓にアルミニウムの電極を形
成することにより、Ｂ ｉ −ＣＩｖ［）Ｓの集積回路
を完成する。
発明の効果
以上のように本発明の半導体集積回路の製造方法によれ
ば、ＭＯＳトランジスタのゲート電極とエミッタ電極を
同時に形成することが可能となり、工程が簡略化される
。また、ＮＰＮトランジスタのグラフトベースをＰチャ
ンネルＭＯＳトランジスタのソースおよびドレイン形成
時に同時にかつ自己整合的に形成することが可能となり
、容易にＮＰＮトランジスタの高速化が図れる。また、
工Ｚｙタ電極とゲート電極をポリサイド構造にすること
により、素子の高速化が図れる。
ば、ＭＯＳトランジスタのゲート電極とエミッタ電極を
同時に形成することが可能となり、工程が簡略化される
。また、ＮＰＮトランジスタのグラフトベースをＰチャ
ンネルＭＯＳトランジスタのソースおよびドレイン形成
時に同時にかつ自己整合的に形成することが可能となり
、容易にＮＰＮトランジスタの高速化が図れる。また、
工Ｚｙタ電極とゲート電極をポリサイド構造にすること
により、素子の高速化が図れる。
第１図（ａ）〜（Ｃ）は本発明の一実施例による半導体
集積回路の製造方法を示す工程流れ図、第２図は従来の
半導体集積回路の構造を示す断面図である。 ｌ・・・ｐ型車結晶シリコン基板、２，２１・・・ｎ型
埋め込み領域、３，３１・・−ｐ型埋め込み領域、４・
・・ｎ型シリコンエピタキＶヤル層、５・・・Ｎウェル
領域、６・・・ｐ型分離領域、７・・・Ｐウェル領域、
８・・・素子分離領域、９・・・薄いシリコン酸化膜、
１０・・・ゲート［ｉ、１１・・・ＮＰＮ トランジス
タのコンクタウオー９層、１２・・・ＮＰＮ トランジ
スタの活性ベース［９，１３・・・ＮチャンネルＭＯ８
トランジスタのｎ−ソースｍ域、１１３・・・Ｎチャン
ネルＭＯ３）ヲンジスタのｎ−ドレイン領域、１４・・
・電極の側壁、１５・・・ＮチャンネルＭＯＳトヲンジ
ヌタのｎ１ソ一ス頭戚、ｌ１５・・・ＮチャンネルＭＯ
５）ランジスクのｎ＋ドレイン領域、１６・・・Ｐチャ
ンネルＭＯ３）ヲンジスタのソース領域、１１６・・・
ＰチャンネルＭＯ５トランジスタのドレイン領域、１７
・・・エミッタ電極、１８・・・エミッタｌ域、１９・
・・厚いシリコン酸化ｇ、２０・・・コレクタコンタク
ト領域、２１・・・多結晶シリコン膜、２２・・・低抵
抗シリサイド膜、２３・・・コレクタ電極、２４・・・
ＮＰＮ ）ツンジスタのグラフトベース＠域。 代理人 森 本 義 弘第１図（
ｆ／＋１） 第を図（！め２２ Ｎ チーｒ−＃／ＬｎＯ５ｋう”；’２９ｆ）ｎ−ソー
ス４８１戎Ｎチャ〉ネルｎｏｓ Ｉ−ラ）ジス９ｆ）ｎ
−＃”Ｌイニ４ｍｔｇす′−トエミツタ りしクタｔｒ
＆電ｂ＞めｆβす４ｙＡ／ ｆ−ｐ’−＊ＩＬｒ′１０
Ｓ ｆラシン゛°スタのｎナンース４Ａす或Ｎチャ）ネ
ルｒｔｏｓ Ｆう〉ジスタのｎ’ＦＬＡ＞々ＪｊＡＰヂ
マ〉才ＩＬｎＯ５）う〉ジ°スクの ソース４１０戎Ｐ
科〉オルがＯ５ｔう２ジＺりｎｌ”レイ；傾す戎ＮＰＮ
Ｌう）ジスタのり゛ラフトベース）／員ｆ戎第２図
集積回路の製造方法を示す工程流れ図、第２図は従来の
半導体集積回路の構造を示す断面図である。 ｌ・・・ｐ型車結晶シリコン基板、２，２１・・・ｎ型
埋め込み領域、３，３１・・−ｐ型埋め込み領域、４・
・・ｎ型シリコンエピタキＶヤル層、５・・・Ｎウェル
領域、６・・・ｐ型分離領域、７・・・Ｐウェル領域、
８・・・素子分離領域、９・・・薄いシリコン酸化膜、
１０・・・ゲート［ｉ、１１・・・ＮＰＮ トランジス
タのコンクタウオー９層、１２・・・ＮＰＮ トランジ
スタの活性ベース［９，１３・・・ＮチャンネルＭＯ８
トランジスタのｎ−ソースｍ域、１１３・・・Ｎチャン
ネルＭＯ３）ヲンジスタのｎ−ドレイン領域、１４・・
・電極の側壁、１５・・・ＮチャンネルＭＯＳトヲンジ
ヌタのｎ１ソ一ス頭戚、ｌ１５・・・ＮチャンネルＭＯ
５）ランジスクのｎ＋ドレイン領域、１６・・・Ｐチャ
ンネルＭＯ３）ヲンジスタのソース領域、１１６・・・
ＰチャンネルＭＯ５トランジスタのドレイン領域、１７
・・・エミッタ電極、１８・・・エミッタｌ域、１９・
・・厚いシリコン酸化ｇ、２０・・・コレクタコンタク
ト領域、２１・・・多結晶シリコン膜、２２・・・低抵
抗シリサイド膜、２３・・・コレクタ電極、２４・・・
ＮＰＮ ）ツンジスタのグラフトベース＠域。 代理人 森 本 義 弘第１図（
ｆ／＋１） 第を図（！め２２ Ｎ チーｒ−＃／ＬｎＯ５ｋう”；’２９ｆ）ｎ−ソー
ス４８１戎Ｎチャ〉ネルｎｏｓ Ｉ−ラ）ジス９ｆ）ｎ
−＃”Ｌイニ４ｍｔｇす′−トエミツタ りしクタｔｒ
＆電ｂ＞めｆβす４ｙＡ／ ｆ−ｐ’−＊ＩＬｒ′１０
Ｓ ｆラシン゛°スタのｎナンース４Ａす或Ｎチャ）ネ
ルｒｔｏｓ Ｆう〉ジスタのｎ’ＦＬＡ＞々ＪｊＡＰヂ
マ〉才ＩＬｎＯ５）う〉ジ°スクの ソース４１０戎Ｐ
科〉オルがＯ５ｔう２ジＺりｎｌ”レイ；傾す戎ＮＰＮ
Ｌう）ジスタのり゛ラフトベース）／員ｆ戎第２図
Claims (1)
- １、ＭＯＳトランジスタのソースおよびドレイン形成予
定領域上にゲート酸化膜となるシリコン酸化膜を形成す
る工程と、ＮＰＮトランジスタのエミッタおよびベース
形成予定領域上にゲート酸化膜よりも厚いシリコン酸化
膜を形成する工程と、ｎ型の不純物を選択的にイオン注
入してベース領域およびコレクタウォール層にエミッタ
領域およびコレクタコンタクト領域を形成する工程と、
前記ゲート酸化膜上と前記エミッタ領域上および前記コ
レクタコンタクト領域上とにポリサイド膜を形成する工
程と、前記ポリサイド膜を選択的にエッチングすること
によりＭＯＳトランジスタのゲート電極とＮＰＮトラン
ジスタのエミッタ電極およびコレクタ電極を同時に形成
する工程と、ＰチャンネルＭＯＳトランジスタのソース
領域およびドレイン領域とＮＰＮトランジスタのグラフ
トベース領域とを同時に自己整合的に形成する工程とを
備えた半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63175980A JPH0226062A (ja) | 1988-07-14 | 1988-07-14 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63175980A JPH0226062A (ja) | 1988-07-14 | 1988-07-14 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0226062A true JPH0226062A (ja) | 1990-01-29 |
Family
ID=16005599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63175980A Pending JPH0226062A (ja) | 1988-07-14 | 1988-07-14 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0226062A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737721B1 (en) | 1999-10-18 | 2004-05-18 | Nec Electronics Corporation | Shallow trench isolation structure for a bipolar transistor |
-
1988
- 1988-07-14 JP JP63175980A patent/JPH0226062A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737721B1 (en) | 1999-10-18 | 2004-05-18 | Nec Electronics Corporation | Shallow trench isolation structure for a bipolar transistor |
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