JPS61276265A - 絶縁ゲ−ト型電界効果トランジスタ - Google Patents
絶縁ゲ−ト型電界効果トランジスタInfo
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- JPS61276265A JPS61276265A JP60117121A JP11712185A JPS61276265A JP S61276265 A JPS61276265 A JP S61276265A JP 60117121 A JP60117121 A JP 60117121A JP 11712185 A JP11712185 A JP 11712185A JP S61276265 A JPS61276265 A JP S61276265A
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- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
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-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
-
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- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
- H10D62/852—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs being Group III-V materials comprising three or more elements, e.g. AlGaN or InAsSbP
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート型電界効果トランジスタに関し、特
に衝突電離の発生およびそｎに伴なう寄生バイポーラ効
果の発生を抑止した絶縁ゲート型電界効果トランジスタ
に関する０ 〔従来の技術〕 絶縁ゲート型電界効果トランジスタは、シリコン等の半
導体基板上に基板又はウェルと逆の導電型不純物を導入
してソース・ドレインの領域を形成する一方、基板の主
面上に絶縁層を形成しこの上にゲート電極を形成した構
成となっている。したがって、この種のトランジスタで
はソース・ドレイン領域は必然的に基板と同一の半導体
で構成さｎることになる０ 〔発明が解決しようとする問題点〕 上述したように、これまでの絶縁ゲート型電界効果トラ
ンジスタはソース・ドレイン領域上基板と同一の半導体
で構成することが当然のこととして考えらｎてきている
が、このトランジスタは高いドレイン電圧を印加すると
ドレイン基板接合空乏層内で衝突電離を生じ、電子正孔
対を発生せしめ、この発生キャリアによって基板内部の
電位が上昇し、ソースΦ基板接合が順バイアスさ扛て寄
生バイポーラ降伏を生じさせるという問題がめる０この
現象は例えば、Ｓ、Ｍ、Ｓｚｅ著、 Ｊｏｈｎ −Ｗｉ
ｌｅｙ ＆ Ｓｏｎ社出版の” Ｐｈｙｓｉｃｓ ｏ
ｆ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ ５ｅ
ｃｏｎｄ Ｅｄｉｔｉｏｎ ’のＰ２Ｓ５〜４８３に記
述されている。
に衝突電離の発生およびそｎに伴なう寄生バイポーラ効
果の発生を抑止した絶縁ゲート型電界効果トランジスタ
に関する０ 〔従来の技術〕 絶縁ゲート型電界効果トランジスタは、シリコン等の半
導体基板上に基板又はウェルと逆の導電型不純物を導入
してソース・ドレインの領域を形成する一方、基板の主
面上に絶縁層を形成しこの上にゲート電極を形成した構
成となっている。したがって、この種のトランジスタで
はソース・ドレイン領域は必然的に基板と同一の半導体
で構成さｎることになる０ 〔発明が解決しようとする問題点〕 上述したように、これまでの絶縁ゲート型電界効果トラ
ンジスタはソース・ドレイン領域上基板と同一の半導体
で構成することが当然のこととして考えらｎてきている
が、このトランジスタは高いドレイン電圧を印加すると
ドレイン基板接合空乏層内で衝突電離を生じ、電子正孔
対を発生せしめ、この発生キャリアによって基板内部の
電位が上昇し、ソースΦ基板接合が順バイアスさ扛て寄
生バイポーラ降伏を生じさせるという問題がめる０この
現象は例えば、Ｓ、Ｍ、Ｓｚｅ著、 Ｊｏｈｎ −Ｗｉ
ｌｅｙ ＆ Ｓｏｎ社出版の” Ｐｈｙｓｉｃｓ ｏ
ｆ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ ５ｅ
ｃｏｎｄ Ｅｄｉｔｉｏｎ ’のＰ２Ｓ５〜４８３に記
述されている。
本発明の絶縁ゲート型電界効果トランジスタは、基板よ
りも禁制帯幅が小さくかつ電子親和力の太き々半導体で
ソース部金構成し、逆に禁制帯幅が大きくかつ電子親和
力の小さな半導体でドレイン部を構成し、更に基板とド
レイン部とを禁制帯幅が連続かつ単調に変化する半導体
で構成したものである。
りも禁制帯幅が小さくかつ電子親和力の太き々半導体で
ソース部金構成し、逆に禁制帯幅が大きくかつ電子親和
力の小さな半導体でドレイン部を構成し、更に基板とド
レイン部とを禁制帯幅が連続かつ単調に変化する半導体
で構成したものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を模式的に示す縦断面図であ
シ、１は半導体基板、２，３は夫々ソース、ドレイン鎖
酸、４は基板ｌとドレイン３を接続するための領域であ
る。そして、本例では基板１にＰ型半導体を用いると共
に、ソース２には基板ｌよりも禁制帯幅が小さくφ）電
子親和力の大きい半導体を用い、またドレイン３には基
板ｌよりも禁制帯幅が大きくかつ電子親和力の小さい半
導体を用いて高濃度ｎ型領域全構成している。一方、基
板１とドレイン３を接続する領域４は禁制帯幅が連続か
つ単調に変化する半導体で構成している。図中、８はゲ
ート電極、９は絶縁膜、１０゜１１はソース、ドレイン
の各電極、１２は基板電極である。
シ、１は半導体基板、２，３は夫々ソース、ドレイン鎖
酸、４は基板ｌとドレイン３を接続するための領域であ
る。そして、本例では基板１にＰ型半導体を用いると共
に、ソース２には基板ｌよりも禁制帯幅が小さくφ）電
子親和力の大きい半導体を用い、またドレイン３には基
板ｌよりも禁制帯幅が大きくかつ電子親和力の小さい半
導体を用いて高濃度ｎ型領域全構成している。一方、基
板１とドレイン３を接続する領域４は禁制帯幅が連続か
つ単調に変化する半導体で構成している。図中、８はゲ
ート電極、９は絶縁膜、１０゜１１はソース、ドレイン
の各電極、１２は基板電極である。
前記各半導体としては、例えば基板１にＧａ０．２８Ｉ
ｎ Ｏ，７２Ｐｏ、４ Ａｓ０．６ 、 ソース２部
分にＧａ０．４７ＩｎＯ，５３Ａｓ、ドレイン３部分に
ＩｎＰ、ドレイン・基板間接続部分４にＧａｘ Ｉｎ
１−ｘ ＰｙＡｓ １−ｙ （０≦Ｘ≦０．２８，０≦
ｙ≦Ｑ、４ 、 ｙ＝＝１．４２９ｘ）の組合せが考え
らｎｌこｎらは例えば選択エピタキシャル成長法によっ
て形成さｎる。勿論三〜四元混晶全組合せｆＬは他の構
成も考えら詐る。
ｎ Ｏ，７２Ｐｏ、４ Ａｓ０．６ 、 ソース２部
分にＧａ０．４７ＩｎＯ，５３Ａｓ、ドレイン３部分に
ＩｎＰ、ドレイン・基板間接続部分４にＧａｘ Ｉｎ
１−ｘ ＰｙＡｓ １−ｙ （０≦Ｘ≦０．２８，０≦
ｙ≦Ｑ、４ 、 ｙ＝＝１．４２９ｘ）の組合せが考え
らｎｌこｎらは例えば選択エピタキシャル成長法によっ
て形成さｎる。勿論三〜四元混晶全組合せｆＬは他の構
成も考えら詐る。
第２因は前記第１図の半導体装置の絶縁膜基板界面にそ
った線上におけるドレイン電圧印加時のエネルギ帯構造
図である。図において、Ｂ１は基板ｌのバンド構造を示
し、以下同様に８２はソース２のバンド構造、ＢＳはド
レイン３のバンド構造、Ｂ４はドレイン３と基板１の接
続部分４のバンド構造を示す。また、Ｄ、はソース・基
板間空乏層を、Ｂ６は中電界ドリフト領域を％Ｄ？はド
レイン・基板間空乏層を夫々示している。更に、Ｅ、Ｂ
Ｓ ”ｔｏ ｌ ＥｆｍＢ（ｙｃ）は夫々基板１、ソー
ス２、ドレイン３．基板・ドレイン接続部４の各半導体
の禁制帯幅全示し、特にＥｆゆ（ロ）は位置Ｘによって
連続的に変化する。
った線上におけるドレイン電圧印加時のエネルギ帯構造
図である。図において、Ｂ１は基板ｌのバンド構造を示
し、以下同様に８２はソース２のバンド構造、ＢＳはド
レイン３のバンド構造、Ｂ４はドレイン３と基板１の接
続部分４のバンド構造を示す。また、Ｄ、はソース・基
板間空乏層を、Ｂ６は中電界ドリフト領域を％Ｄ？はド
レイン・基板間空乏層を夫々示している。更に、Ｅ、Ｂ
Ｓ ”ｔｏ ｌ ＥｆｍＢ（ｙｃ）は夫々基板１、ソー
ス２、ドレイン３．基板・ドレイン接続部４の各半導体
の禁制帯幅全示し、特にＥｆゆ（ロ）は位置Ｘによって
連続的に変化する。
こｎから判るように、ゲート電極８に正の電圧が印加さ
ｎるとソース・基板間空乏層り、に障壁電位が低減し、
拡散によってソース２から基板ｌに電子が注入さｎる。
ｎるとソース・基板間空乏層り、に障壁電位が低減し、
拡散によってソース２から基板ｌに電子が注入さｎる。
この電子はソースφドレイン間の横方向電界により中電
界ドリフト領域Ｄ６をドレイン側に向かって移動する。
界ドリフト領域Ｄ６をドレイン側に向かって移動する。
そして、電子がドレイン・基板間空乏層り、に到達する
と、同部分の高い電界により急激に加速さｎてドレイン
３に到達する。このとき、ゲート電圧、ドレイン電圧を
変化させるとソース・基板間空乏層り、にががる障壁電
位および中電界ドリフト領域り、のエネルギ帯の傾きが
変化し、ソース−ドレイン間の電流が変化する。
と、同部分の高い電界により急激に加速さｎてドレイン
３に到達する。このとき、ゲート電圧、ドレイン電圧を
変化させるとソース・基板間空乏層り、にががる障壁電
位および中電界ドリフト領域り、のエネルギ帯の傾きが
変化し、ソース−ドレイン間の電流が変化する。
第３図囚、■）は夫々基板ｌの半導体と、ドレイン３０
半導体と全接触させる前（同図（Ａ））と接触させた後
（同図■）のエネルギ帯構造を示す。図において、ＸＢ
＊Ｘｏは夫々基板、ドレインの各半導体の電子親和力、
以下同様にＥＣＭ、ＥＣＤは伝導帯下端、Ｅｒｇ ｐ
ＥＦＤは７工ルミ準位、Ｅｆ！１＊ＥｆＤは禁止帯幅、
Ｅｙｌ ｓ ＥｙＤは価電子帯上端を示す。
半導体と全接触させる前（同図（Ａ））と接触させた後
（同図■）のエネルギ帯構造を示す。図において、ＸＢ
＊Ｘｏは夫々基板、ドレインの各半導体の電子親和力、
以下同様にＥＣＭ、ＥＣＤは伝導帯下端、Ｅｒｇ ｐ
ＥＦＤは７工ルミ準位、Ｅｆ！１＊ＥｆＤは禁止帯幅、
Ｅｙｌ ｓ ＥｙＤは価電子帯上端を示す。
また、 ＥＦは基板１とドレイン３を接触させた場合の
フェルミ準位、△Ｘは基板１にもドレイン３と同じ半導
体を用いた場合における接触電位の差である。更に、同
図中入は基板ｌにドレイン３と同じ半導体を用いたとき
の伝導体下端、Ｂは本発明における異なる半導体を用い
たときの伝導体下端である。
フェルミ準位、△Ｘは基板１にもドレイン３と同じ半導
体を用いた場合における接触電位の差である。更に、同
図中入は基板ｌにドレイン３と同じ半導体を用いたとき
の伝導体下端、Ｂは本発明における異なる半導体を用い
たときの伝導体下端である。
こ扛らの図から判るように、基板とドレインで形成さｎ
るＰＮ接合両端で電子が感じる障壁電位は、こｎまでの
ＡよりもΔＸだけ小さくなっている。この状況はＰｎ接
合の両端に電圧を印加した場合も全く同じであり、特に
逆バイアスをｎｍした場合には誠の寄与の分だけ内部電
圧が低下することになる。こｎに対し、本発明のように
基板とドレインと全禁制帯幅が連続かつ単調に変化する
半導体で接続した場合には、同図におけるＢのように伝
導帯下端の段差が生じないため、電子が空乏層中を運動
する際にΔＸだけ障壁電位が減少する効果が徐々に加わ
ｐ１電子が移動し易くなる効果をもたらす。ΔＸの値は
近似的に次式で与えらｎる。
るＰＮ接合両端で電子が感じる障壁電位は、こｎまでの
ＡよりもΔＸだけ小さくなっている。この状況はＰｎ接
合の両端に電圧を印加した場合も全く同じであり、特に
逆バイアスをｎｍした場合には誠の寄与の分だけ内部電
圧が低下することになる。こｎに対し、本発明のように
基板とドレインと全禁制帯幅が連続かつ単調に変化する
半導体で接続した場合には、同図におけるＢのように伝
導帯下端の段差が生じないため、電子が空乏層中を運動
する際にΔＸだけ障壁電位が減少する効果が徐々に加わ
ｐ１電子が移動し易くなる効果をもたらす。ΔＸの値は
近似的に次式で与えらｎる。
Δｘ＝Ｅｙｏ−Ｅｒａ
一方、電子が高電界を受けて加速さｎ衝突電離を生ずる
には電子が所要のしきい値エネルギ以上のエネルギを持
たねばならないが、このしきい値エネルギと禁制帯＃Ａ
は正の相関関係があｐｌ一般に禁制帯幅が大きい程衝突
電離は生じに＜＜、また電界が低い程衝突電離は生じに
くい。したがって、前述した本発明の構成を用いｔば、
ドレイン側で禁制帯幅が大きくなり、ドレインと同じ半
導体全基板に用いた場合よりもドレイン・基板接合内の
電界が減少して衝突電離が生じにくくなる。
には電子が所要のしきい値エネルギ以上のエネルギを持
たねばならないが、このしきい値エネルギと禁制帯＃Ａ
は正の相関関係があｐｌ一般に禁制帯幅が大きい程衝突
電離は生じに＜＜、また電界が低い程衝突電離は生じに
くい。したがって、前述した本発明の構成を用いｔば、
ドレイン側で禁制帯幅が大きくなり、ドレインと同じ半
導体全基板に用いた場合よりもドレイン・基板接合内の
電界が減少して衝突電離が生じにくくなる。
次にソース２の半導体に基板１よりも禁制帯幅が小さく
、かつ電気親和力の大きいものを使用することが寄生バ
イポーラ効果の抑制に有効であることを説明する。
、かつ電気親和力の大きいものを使用することが寄生バ
イポーラ効果の抑制に有効であることを説明する。
第２図の場合、衝突電離で生じた正孔は発生量が多いと
きには、基板１の８３部分のソース側に蓄積し始め、ソ
ース・基板接合金順バイアスの方向へ向ける。ここで、
ソース・基板接合の電子電流と正孔電流の比は次式で与
えら扛る。
きには、基板１の８３部分のソース側に蓄積し始め、ソ
ース・基板接合金順バイアスの方向へ向ける。ここで、
ソース・基板接合の電子電流と正孔電流の比は次式で与
えら扛る。
但し、Ｄｎ二基板半導体中の電子拡散係数）：ソース部
分の半導体中の正孔拡散係数 Ｌｎ：基板半導体中の電子拡散長 Ｌｐ二ソース部分の半導体中の正孔拡散長Ｐｌ：基板半
導体中の熱平衡時正孔濃度Ｎｓ：ソース部分の半導体中
の熱平衡時電子濃度 ｍｐｌ ：基板半導体中の正孔の有効質量ｒｎｌＢ ：
基板半導体中の電子の有効質鏡ｍ、８：ソース部分の半
導体中の正孔の有効質量 ｍｎ３ ：ソース部分の半導体中の電子の有効質量 Ｒ：ボルツマン定数 Ｔ ：温度 ｒの値を決定する主要なパラメータはＮ３１Ｐａｌ・Ｅ
ｙＢ ＥｙＢであり、Ｎ３ ｅ Ｐａｌ ｆｅ与えら
ｎたものとすと、ｒの値はＥｙＢ−Ｅｙｓでほば決定さ
ｆる。前述した本発明の構成の場合ｓ Ｅｆｓ ｂｆ
Ｂ＜Ｏであるのでγく１である０したがって、たとえソ
ース・基板間のＰｎ接合が順バイアスさ牡ても流ｎる電
流の殆んどは正孔電流であり、電子は殆んど基板へ注入
さｎない。こｎによハ導′ｌｔ率変調や注入押ｎた電子
による衝突電離の増加が抑えらｎ、寄生バイポーラ効果
によるブレークダウンが生じにくくなる。
分の半導体中の正孔拡散係数 Ｌｎ：基板半導体中の電子拡散長 Ｌｐ二ソース部分の半導体中の正孔拡散長Ｐｌ：基板半
導体中の熱平衡時正孔濃度Ｎｓ：ソース部分の半導体中
の熱平衡時電子濃度 ｍｐｌ ：基板半導体中の正孔の有効質量ｒｎｌＢ ：
基板半導体中の電子の有効質鏡ｍ、８：ソース部分の半
導体中の正孔の有効質量 ｍｎ３ ：ソース部分の半導体中の電子の有効質量 Ｒ：ボルツマン定数 Ｔ ：温度 ｒの値を決定する主要なパラメータはＮ３１Ｐａｌ・Ｅ
ｙＢ ＥｙＢであり、Ｎ３ ｅ Ｐａｌ ｆｅ与えら
ｎたものとすと、ｒの値はＥｙＢ−Ｅｙｓでほば決定さ
ｆる。前述した本発明の構成の場合ｓ Ｅｆｓ ｂｆ
Ｂ＜Ｏであるのでγく１である０したがって、たとえソ
ース・基板間のＰｎ接合が順バイアスさ牡ても流ｎる電
流の殆んどは正孔電流であり、電子は殆んど基板へ注入
さｎない。こｎによハ導′ｌｔ率変調や注入押ｎた電子
による衝突電離の増加が抑えらｎ、寄生バイポーラ効果
によるブレークダウンが生じにくくなる。
なお、前例ではｎチャネル表面伝導型の例について述べ
たが、本発明はＰチャネル型やバルク伝導型の絶縁ゲー
ト型トランジスタにも同様に適用できる。また、半導体
の部分全等価なエネルギ準位差を有する超格子又は歪超
格子を単層づつ横方向に積層した構造で置き換えること
もできる。
たが、本発明はＰチャネル型やバルク伝導型の絶縁ゲー
ト型トランジスタにも同様に適用できる。また、半導体
の部分全等価なエネルギ準位差を有する超格子又は歪超
格子を単層づつ横方向に積層した構造で置き換えること
もできる。
以上説明したように本発明は、基板に用いる半導体より
も禁制帯幅が小さく、かつ電子親和力の大きい半導体で
ソースを構成し、逆に禁制帯幅が大きくかつ電子親和力
の小さな半導体でドレインを構成し、更にドレインと基
板との間を禁制帯幅が連続かつ単調に変化する半導体で
構成しているので、絶縁ゲート型電界効果トランジスタ
の衝突電離の発生およびこｎに伴なう寄生バイポーラ効
果の発生を抑制する効果がある。
も禁制帯幅が小さく、かつ電子親和力の大きい半導体で
ソースを構成し、逆に禁制帯幅が大きくかつ電子親和力
の小さな半導体でドレインを構成し、更にドレインと基
板との間を禁制帯幅が連続かつ単調に変化する半導体で
構成しているので、絶縁ゲート型電界効果トランジスタ
の衝突電離の発生およびこｎに伴なう寄生バイポーラ効
果の発生を抑制する効果がある。
第１図は本発明の一笑施例全模式的に示す縦断面図、第
２図は第１図のトランジスタの絶縁膜基板弁面にそった
線上におけるドレイン電圧印加時のエネルギ帯構造図、
第３図■、（Ｂ）は夫々基板半導体とドレイン半導体と
を接触させる前と接触後の各エネルギ帯構造図である。 １・・・・・・基板、２・・・・・・ソース、３・・・
・・・ドレイン、４・・・・・・基板・ドレイン接続部
、８・−・・・・ゲート電極、９・・・・・・絶縁膜、
１０・・・・・・ソース電極、１１・・・・・・ドレイ
ン電極。 代理人 弁理士 内 原 晋。 痔 第３ＷＪ Ａ：埴ネ９１クドレイ詞幣ケγ同り一半磐り■いた謳略
含めイテ二格−Ｌママ１１；メ害ｉ
２図は第１図のトランジスタの絶縁膜基板弁面にそった
線上におけるドレイン電圧印加時のエネルギ帯構造図、
第３図■、（Ｂ）は夫々基板半導体とドレイン半導体と
を接触させる前と接触後の各エネルギ帯構造図である。 １・・・・・・基板、２・・・・・・ソース、３・・・
・・・ドレイン、４・・・・・・基板・ドレイン接続部
、８・−・・・・ゲート電極、９・・・・・・絶縁膜、
１０・・・・・・ソース電極、１１・・・・・・ドレイ
ン電極。 代理人 弁理士 内 原 晋。 痔 第３ＷＪ Ａ：埴ネ９１クドレイ詞幣ケγ同り一半磐り■いた謳略
含めイテ二格−Ｌママ１１；メ害ｉ
Claims (1)
- １、一の半導体からなる基板に、この半導体よりも禁制
帯幅が小さくかつ電子親和力の大きい半導体でソースを
形成し、また前記一の半導体よりも禁制帯幅が大きくか
つ電子親和力の小さい半導体でドレインを形成し、更に
基板とドレインとを禁制帯幅が連続かつ単調に変化する
半導体で接続したことを特徴とする絶縁ゲート型電界効
果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60117121A JPS61276265A (ja) | 1985-05-30 | 1985-05-30 | 絶縁ゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60117121A JPS61276265A (ja) | 1985-05-30 | 1985-05-30 | 絶縁ゲ−ト型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61276265A true JPS61276265A (ja) | 1986-12-06 |
Family
ID=14703947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60117121A Pending JPS61276265A (ja) | 1985-05-30 | 1985-05-30 | 絶縁ゲ−ト型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61276265A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1052817C (zh) * | 1994-09-13 | 2000-05-24 | 株式会社东芝 | 具有窄带隙－源区结构的绝缘栅器件及其制造方法 |
| FR2868207A1 (fr) * | 2004-03-25 | 2005-09-30 | Commissariat Energie Atomique | Transistor a effet de champ a materiaux de source, de drain et de canal adaptes et circuit integre comportant un tel transistor |
| JP2008511171A (ja) * | 2004-08-24 | 2008-04-10 | フリースケール セミコンダクター インコーポレイテッド | 異なる材料から成る構成素子を有する半導体トランジスタ及び形成方法 |
| US8330143B2 (en) | 2005-06-16 | 2012-12-11 | Qunano Ab | Semiconductor nanowire transistor |
-
1985
- 1985-05-30 JP JP60117121A patent/JPS61276265A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1052817C (zh) * | 1994-09-13 | 2000-05-24 | 株式会社东芝 | 具有窄带隙－源区结构的绝缘栅器件及其制造方法 |
| FR2868207A1 (fr) * | 2004-03-25 | 2005-09-30 | Commissariat Energie Atomique | Transistor a effet de champ a materiaux de source, de drain et de canal adaptes et circuit integre comportant un tel transistor |
| WO2005093812A1 (fr) * | 2004-03-25 | 2005-10-06 | Commissariat A L'energie Atomique | Transistor a materiaux de source, de drain et de canal adaptes et circuit integre comportant un tel transistor |
| US7566922B2 (en) | 2004-03-25 | 2009-07-28 | Commissariat A L'energie Atomique | Field effect transistor with suitable source, drain and channel materials and integrated circuit comprising same |
| JP2008511171A (ja) * | 2004-08-24 | 2008-04-10 | フリースケール セミコンダクター インコーポレイテッド | 異なる材料から成る構成素子を有する半導体トランジスタ及び形成方法 |
| JP4777987B2 (ja) * | 2004-08-24 | 2011-09-21 | フリースケール セミコンダクター インコーポレイテッド | 異なる材料から成る構成素子を有する半導体トランジスタ及び形成方法 |
| US8330143B2 (en) | 2005-06-16 | 2012-12-11 | Qunano Ab | Semiconductor nanowire transistor |
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