JPH0116023B2 - - Google Patents
Info
- Publication number
- JPH0116023B2 JPH0116023B2 JP55127993A JP12799380A JPH0116023B2 JP H0116023 B2 JPH0116023 B2 JP H0116023B2 JP 55127993 A JP55127993 A JP 55127993A JP 12799380 A JP12799380 A JP 12799380A JP H0116023 B2 JPH0116023 B2 JP H0116023B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- electrode
- semiconductor
- inversion
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/50—Alloying conductive materials with semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Thyristors (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明はpnp又はnpn構造及びそれらの複合構
造を有する半導体集積回路に係り特に、MOS構
造特有の反転層による漏洩電流防止に好適な半導
体集積回路に関する。
造を有する半導体集積回路に係り特に、MOS構
造特有の反転層による漏洩電流防止に好適な半導
体集積回路に関する。
第１図は金属―絶縁層―半導体構成のいわゆる
MOS素子１０１の構造及び電圧印加による反転
層形成の様子を示している。
MOS素子１０１の構造及び電圧印加による反転
層形成の様子を示している。
同図ａにおいて、１はｎ型半導体層、２は
SiO2絶縁層、３ａ，３ｂはそれぞれ絶縁層２及
びｎ型半導体層１の底部に付けられた電極であ
る。絶縁層２側の電極３ａに、電極３ｂに対し負
（もし半導体層１がｐ型であれば正）の電圧を印
加すると第１図ｂに示すようにｎ型半導体層１中
の多数キヤリアである電子が電界４により電極３
ｂに引きつけられ絶縁層２とｎ型半導体層１との
境界部に正の固定電荷（ドナー）のみ残りいわゆ
る空乏層５が形成される。更に、電極３ａへの印
加電圧を負方向に強めると第１図ｃに示すように
空乏層５と絶縁層２との境界に正の電荷が誘起
し、導電性のｐ型反転層６が形成される。
SiO2絶縁層、３ａ，３ｂはそれぞれ絶縁層２及
びｎ型半導体層１の底部に付けられた電極であ
る。絶縁層２側の電極３ａに、電極３ｂに対し負
（もし半導体層１がｐ型であれば正）の電圧を印
加すると第１図ｂに示すようにｎ型半導体層１中
の多数キヤリアである電子が電界４により電極３
ｂに引きつけられ絶縁層２とｎ型半導体層１との
境界部に正の固定電荷（ドナー）のみ残りいわゆ
る空乏層５が形成される。更に、電極３ａへの印
加電圧を負方向に強めると第１図ｃに示すように
空乏層５と絶縁層２との境界に正の電荷が誘起
し、導電性のｐ型反転層６が形成される。
第２図は、ｎ型半導体層１の一主表面側にｐ型
導電層７ａ及び７ｂを形成し、ｐ型導電層７ａ，
７ｂ、絶縁層２上にそれぞれ設けられた電極３
ａ，３ｂ，３ｃよりなるMOSトランジスタ１０
２を示している。第２図ａに示すように、ｐ型導
電層７ａ（以下p1と略記）をｐ型導電層７ｂ（以下
p2と略記）に対し正の電圧を印加し、絶縁層２上
の電極３ｃを開放にするとp1層７ａからp2層７ｂ
に向う電界４ａによりｎ型半導体層１（以下nBと
略記）とp2層７ｂの境界部に空乏層５ａが形成さ
れる。通常nB層１の濃度はp1層７ａ又はp2層７ｂ
の濃度に比べ充分小さいので、空乏層５ａはnB層
１側に広がり、その中は正の固定電荷が存在す
る。
導電層７ａ及び７ｂを形成し、ｐ型導電層７ａ，
７ｂ、絶縁層２上にそれぞれ設けられた電極３
ａ，３ｂ，３ｃよりなるMOSトランジスタ１０
２を示している。第２図ａに示すように、ｐ型導
電層７ａ（以下p1と略記）をｐ型導電層７ｂ（以下
p2と略記）に対し正の電圧を印加し、絶縁層２上
の電極３ｃを開放にするとp1層７ａからp2層７ｂ
に向う電界４ａによりｎ型半導体層１（以下nBと
略記）とp2層７ｂの境界部に空乏層５ａが形成さ
れる。通常nB層１の濃度はp1層７ａ又はp2層７ｂ
の濃度に比べ充分小さいので、空乏層５ａはnB層
１側に広がり、その中は正の固定電荷が存在す
る。
この状態で第２図ｂに示すように電極３ｃにp2
層７ｂに対し負の電圧を印加すると、p1層７ａか
ら電極３ｃに向かう電界４ｂにより、第１図に示
したMOS素子１０１と同様の現象により空乏層
５ｂが形成され、電界４ｂの強度により反転層６
も形成される。
層７ｂに対し負の電圧を印加すると、p1層７ａか
ら電極３ｃに向かう電界４ｂにより、第１図に示
したMOS素子１０１と同様の現象により空乏層
５ｂが形成され、電界４ｂの強度により反転層６
も形成される。
反転層６はｐ型に反転しているため、p1層７ａ
―p2層７ｂ間には正電荷によるチヤネルが形成さ
れたことになり、またp1層７ａ―p2層７ｂ間に電
圧が印加されているので、p1層７ａ―p2層７ｂ間
には容易に漏洩電流が流れることになる。この電
流が電極３ｃの電位に大きく影響されることは容
易に推察される。
―p2層７ｂ間には正電荷によるチヤネルが形成さ
れたことになり、またp1層７ａ―p2層７ｂ間に電
圧が印加されているので、p1層７ａ―p2層７ｂ間
には容易に漏洩電流が流れることになる。この電
流が電極３ｃの電位に大きく影響されることは容
易に推察される。
さて、このMOSトランジスタ効果による漏洩
電流の増大がラテラル型のpnp素子にも起る現象
と、その代表的防衛策であるフイールドプレート
構造について、第３図を用いて説明する。
電流の増大がラテラル型のpnp素子にも起る現象
と、その代表的防衛策であるフイールドプレート
構造について、第３図を用いて説明する。
第３図ａは第２図のMOSトランジスタ１０２
において電極３ｃを取り除いた状態を示す。
において電極３ｃを取り除いた状態を示す。
実際の素子１０３では例えばSiO2より成る絶
縁層２中には例えばNaイオン等の電荷が存在し、
また絶縁層２上にも例えば表面保護用に用いた樹
脂などの表面付着物８が存在する。
縁層２中には例えばNaイオン等の電荷が存在し、
また絶縁層２上にも例えば表面保護用に用いた樹
脂などの表面付着物８が存在する。
いまp1層７ａ―p2層７ｂ間に正の電圧を印加す
ると電界４ａ以外に表面にも電界４ｃが生じ、こ
の電界４ｃにより絶縁層２及び表面付着物８中に
電荷の移動、いわゆる分極現象が起きる。この結
果p1層７ａ側に負の分極電荷９が発生し、あたか
も第２図ｂで示したMOSトランジスタ１０２の
絶縁層２上の電極３ｃに負の電圧を印加した時と
同じ状態を呈する。この結果、反転層６が形成さ
れ漏洩電流が増大することは前述の通りである。
ると電界４ａ以外に表面にも電界４ｃが生じ、こ
の電界４ｃにより絶縁層２及び表面付着物８中に
電荷の移動、いわゆる分極現象が起きる。この結
果p1層７ａ側に負の分極電荷９が発生し、あたか
も第２図ｂで示したMOSトランジスタ１０２の
絶縁層２上の電極３ｃに負の電圧を印加した時と
同じ状態を呈する。この結果、反転層６が形成さ
れ漏洩電流が増大することは前述の通りである。
本問題の対策の１つにフイールドプレート構造
がある。第３図ｂは同図ａのラテラル型pnp素子
１０３において正電圧が印加されるp1層７ａ上の
電極３ａの一部１０をフイールドプレート電極と
して広げ、p1層７ａ形成幅より大きい寸法にした
ものである。
がある。第３図ｂは同図ａのラテラル型pnp素子
１０３において正電圧が印加されるp1層７ａ上の
電極３ａの一部１０をフイールドプレート電極と
して広げ、p1層７ａ形成幅より大きい寸法にした
ものである。
本構造により電界４ｃはフイールドプレート電
極１０の端部１０ａ近傍より発するため、分極電
荷９も該端部近傍よりp2層７ｂ側に生じ、空乏層
５ｂもフイールドプレート端部１０ａ下の近傍よ
りp2層７ｂ側に形成され、結果としてp2層７ｂよ
り発する反転層６はp1層７ａに達する前に前述端
部１０ｂでしや断されたことになる。
極１０の端部１０ａ近傍より発するため、分極電
荷９も該端部近傍よりp2層７ｂ側に生じ、空乏層
５ｂもフイールドプレート端部１０ａ下の近傍よ
りp2層７ｂ側に形成され、結果としてp2層７ｂよ
り発する反転層６はp1層７ａに達する前に前述端
部１０ｂでしや断されたことになる。
フイールドプレート構造を利用したラテラル型
pnpn素子（いわゆるサイリスタ）の従来例を第
４図に示す。
pnpn素子（いわゆるサイリスタ）の従来例を第
４図に示す。
第４図は、誘電体絶縁分離又はpn接合分離法
等により相互に絶縁する島境界１３に囲まれたｎ
型半導体層１（以下nBと略記）中にｐ型導電層７
ｂ（以下pE層と略記）、７ａ（以下pB層と略記）を
形成し、更にpB層７ｂ中にＮ型導電層１５（以下
nEと略記）を形成し、それぞれの導電層に絶縁層
２に設けた開孔を介して電極３ｂ，３ａ及び１４
を施してなるラテラル型pnpn素子１０４を示し
ている。尚、第４図ａでは、理解を容易にするた
め、絶縁層２は省略されており、二点鎖線で囲ま
れた部分は各電極と半導体層の接触領域を示して
いる。各電極３ａ，３ｂ，１４にはそれぞれフイ
ールドプレート電極１０が施してある。該電極１
０部分には斜線を付している。
等により相互に絶縁する島境界１３に囲まれたｎ
型半導体層１（以下nBと略記）中にｐ型導電層７
ｂ（以下pE層と略記）、７ａ（以下pB層と略記）を
形成し、更にpB層７ｂ中にＮ型導電層１５（以下
nEと略記）を形成し、それぞれの導電層に絶縁層
２に設けた開孔を介して電極３ｂ，３ａ及び１４
を施してなるラテラル型pnpn素子１０４を示し
ている。尚、第４図ａでは、理解を容易にするた
め、絶縁層２は省略されており、二点鎖線で囲ま
れた部分は各電極と半導体層の接触領域を示して
いる。各電極３ａ，３ｂ，１４にはそれぞれフイ
ールドプレート電極１０が施してある。該電極１
０部分には斜線を付している。
同図ａにおいて、―切断線に沿つた断面を
みると、同図ｂに示すようにpB層７ａとpE層７ｂ
の間は第３図ｂに示した構造となつており、チヤ
ネル形成を防止できる構造であることがわかる。
みると、同図ｂに示すようにpB層７ａとpE層７ｂ
の間は第３図ｂに示した構造となつており、チヤ
ネル形成を防止できる構造であることがわかる。
ところが、pB層７ａとnE層１５間のいわゆるサ
イリスタのゲートーカソード間を含む―切断
線に沿つた断面をみると、同図ｃに示すように、
pB層７ａ上にはその構造上電極を形成することが
できず、フイールドプレートが存在しない露出部
１６が形成され、ｐ型導電層と電極の幅が等しい
第３図ａの断面構造と等価になつている。このた
め、この部分においてチヤネルが形成され、漏洩
電流がこのチヤネルを通して流れてしまう。
イリスタのゲートーカソード間を含む―切断
線に沿つた断面をみると、同図ｃに示すように、
pB層７ａ上にはその構造上電極を形成することが
できず、フイールドプレートが存在しない露出部
１６が形成され、ｐ型導電層と電極の幅が等しい
第３図ａの断面構造と等価になつている。このた
め、この部分においてチヤネルが形成され、漏洩
電流がこのチヤネルを通して流れてしまう。
それゆえ、本発明の目的はチヤネル形成を防止
し、漏洩電流を減少させラテラル型素子を有する
半導体集積回路を提供することにある。
し、漏洩電流を減少させラテラル型素子を有する
半導体集積回路を提供することにある。
本発明の特徴とするところはチヤネルを受ける
導電層の近傍にフイールドプレートに代わる電極
を形成したことにある。
導電層の近傍にフイールドプレートに代わる電極
を形成したことにある。
第５図は本発明に従つて第３図ｂにおけるフイ
ールドプレート電極１０を電極３ａと切りはな
し、反転層防止電極１２とし、これを電気的に電
極３ａと接続することにより第３図ｂに示したフ
イールドプレートと同一の効果を出すようにした
原理図を示している。
ールドプレート電極１０を電極３ａと切りはな
し、反転層防止電極１２とし、これを電気的に電
極３ａと接続することにより第３図ｂに示したフ
イールドプレートと同一の効果を出すようにした
原理図を示している。
第５図では、島境界１３により囲まれたｎ型半
導体層１中にp1層p2層７ａ，７ｂ及びそれらに設
けられる電極３ａ，３ｂよりなるpnp素子１０３
においてp1層７ａとp2層７ｂとの間にp1層７ａ
を、島境界１３と共に絶縁層２上において取囲む
ように反転層防止電極１２を形成し、p1層７ａに
設けられた電極１３ａと同電位又はほぼ同電位と
なるように電気的に接続させている。
導体層１中にp1層p2層７ａ，７ｂ及びそれらに設
けられる電極３ａ，３ｂよりなるpnp素子１０３
においてp1層７ａとp2層７ｂとの間にp1層７ａ
を、島境界１３と共に絶縁層２上において取囲む
ように反転層防止電極１２を形成し、p1層７ａに
設けられた電極１３ａと同電位又はほぼ同電位と
なるように電気的に接続させている。
第５図ｂが示すようにp2層７ｂに対し、p1層７
ａが正の電位となるような電圧が印加された場
合、反転層防止電極１２によつて、p1層７ａとp2
層７ｂを空乏層５ｂ、反転層６が連結することを
しや断する。反転層防止電極１２は島境界１３と
によつて、完全にp1層７ａを取囲んでいるので、
反転層６が反転層防止電極１２の周囲をまわり込
んでp1層７ａとp2層７ｂを連結することはない。
ａが正の電位となるような電圧が印加された場
合、反転層防止電極１２によつて、p1層７ａとp2
層７ｂを空乏層５ｂ、反転層６が連結することを
しや断する。反転層防止電極１２は島境界１３と
によつて、完全にp1層７ａを取囲んでいるので、
反転層６が反転層防止電極１２の周囲をまわり込
んでp1層７ａとp2層７ｂを連結することはない。
次に、反転層防止電極１２の具体的な用い方に
ついて説明する。
ついて説明する。
尚、第５図と同一部分には同一符号を付け、反
転層防止電極には平面図であつても斜線を付けて
いる。
転層防止電極には平面図であつても斜線を付けて
いる。
第６図ａは第４図に示したpnpn素子１０４に
本発明を適用した例を示している。
本発明を適用した例を示している。
１７が本発明になる反転層防止電極で、電極３
ａと一体化して作られている。尚、その他の部分
は第４図と同じであり、第４図と同一符号を用い
ている。
ａと一体化して作られている。尚、その他の部分
は第４図と同じであり、第４図と同一符号を用い
ている。
pB層７ａに対しpE層７ｂが正となる順方向電圧
が印加された場合、阻止接合はnB層１とp2層７ａ
が形成するpn接合であり、pB層７ａ側からpE層７
ｂ側に向つて形成される空乏層、反転層は、電極
３ｂのフイールドプレート効果によつてその伸張
が阻止される。この機構は第３図ｂにおける電位
関係を全く逆にしたものと等価である。
が印加された場合、阻止接合はnB層１とp2層７ａ
が形成するpn接合であり、pB層７ａ側からpE層７
ｂ側に向つて形成される空乏層、反転層は、電極
３ｂのフイールドプレート効果によつてその伸張
が阻止される。この機構は第３図ｂにおける電位
関係を全く逆にしたものと等価である。
pE層７ｂに対し、pB層７ａが正となる逆方向電
圧が印加された場合、阻止接合はnB層１とpE層７
ｂが形成するpn接合であり、Ａ―Ａ線に沿つた
断面部分では、pE層７ｂ側からpB層７ａ側に向つ
て形成される空乏層、反転層は第５図ｂに示すよ
うに、反転層防止電極１７によつてその伸張が阻
止される。
圧が印加された場合、阻止接合はnB層１とpE層７
ｂが形成するpn接合であり、Ａ―Ａ線に沿つた
断面部分では、pE層７ｂ側からpB層７ａ側に向つ
て形成される空乏層、反転層は第５図ｂに示すよ
うに、反転層防止電極１７によつてその伸張が阻
止される。
なお、pnpn素子１０４の場合、pB層７ａとpE
層７ｂ間の耐圧に較べて、pB層７ａとnE層１５の
間の耐圧は充分小さく、また、電極１４の電位は
電極３ｂの電位に較べれば電極３ａとほぼ等し
い。
層７ｂ間の耐圧に較べて、pB層７ａとnE層１５の
間の耐圧は充分小さく、また、電極１４の電位は
電極３ｂの電位に較べれば電極３ａとほぼ等し
い。
そこで、第６図ｂに示すように、反転層防止電
極１７を電極１４と接続しても、第６図ａの場合
と同様な効果が達成される。
極１７を電極１４と接続しても、第６図ａの場合
と同様な効果が達成される。
第７図はカソード中心ラテラル型pnpn素子１
０５に本発明を実施した例を示している。
０５に本発明を実施した例を示している。
nB層１の中央に長方形のpB層７ａが存在し、こ
のpB層７ａを取囲んでコ字状のpE層７ｂが存在す
る。また、pB層７ａ内にはnE層１５が設けられて
いる。電極３ａの一部は反転層防止電極１７とし
て、島境界１３に接するまで、pB層７ａとpE層７
ｂの間に伸張されている。
のpB層７ａを取囲んでコ字状のpE層７ｂが存在す
る。また、pB層７ａ内にはnE層１５が設けられて
いる。電極３ａの一部は反転層防止電極１７とし
て、島境界１３に接するまで、pB層７ａとpE層７
ｂの間に伸張されている。
第８図はアノード中心ラテラル型pnpn素子１
０６に本発明を実施した例を示している。
０６に本発明を実施した例を示している。
nB層１の中央に長方形のpE層７ｂが存在し、こ
のpE層７ｂを取囲んで、コ字状のpB層７ａが存在
する。pB層７ａ内にはpE層７ｂ側にnE層１５がコ
字状に設けられている。カソードとなる電極１５
の一部が島境界１３まで伸張されて反転層防止電
極１７となつている。
のpE層７ｂを取囲んで、コ字状のpB層７ａが存在
する。pB層７ａ内にはpE層７ｂ側にnE層１５がコ
字状に設けられている。カソードとなる電極１５
の一部が島境界１３まで伸張されて反転層防止電
極１７となつている。
第７図、第８図に示すpnpn素子１０５，１０
６では、逆方向電圧が加わつた時、第５図に示す
ように、反転層によるpB層７ａとpE層７ｂの連結
はしや断される。
６では、逆方向電圧が加わつた時、第５図に示す
ように、反転層によるpB層７ａとpE層７ｂの連結
はしや断される。
以上の説明はpnp素子により説明したが、導電
型を逆にしたnpn素子でも、同様な作用、効果が
得られる。
型を逆にしたnpn素子でも、同様な作用、効果が
得られる。
また、第５図を引用して説明するに反転層防止
電極１２，１７が設けられている側のｎ型半導体
層１とp1層７ａ、p2層７ｂの作る上側主表面がエ
ツチングにより凹部が設けられていたり、p1層７
ａ、p2層７ｂをエピタキシヤル法によつて作り、
凸部ができていたりしても、本発明は適用でき
る。
電極１２，１７が設けられている側のｎ型半導体
層１とp1層７ａ、p2層７ｂの作る上側主表面がエ
ツチングにより凹部が設けられていたり、p1層７
ａ、p2層７ｂをエピタキシヤル法によつて作り、
凸部ができていたりしても、本発明は適用でき
る。
第９図は、本発明を適用したpnpn素子におけ
る逆方向漏洩電流の度数分布の結果例を示してい
る。斜線を施したグラフは従来例の結果であり、
本発明によれば逆方向漏洩電流が1/10000に低減
していることが理解されよう。
る逆方向漏洩電流の度数分布の結果例を示してい
る。斜線を施したグラフは従来例の結果であり、
本発明によれば逆方向漏洩電流が1/10000に低減
していることが理解されよう。
第１図はMOS素子の原理を説明する図、第２
図はMOSトランジスタの原理を説明する図、第
３図はフイールドプレート電極を有するMOSト
ランジスタの原理を説明する図、第４図は従来の
pnpn素子を示しており、ａは平面図、ｂはａの
―切断線に沿つた断面図、ｃはａの―切
断線に沿つた断面図、第５図は本発明の原理を示
しており、ａは平面図、ｂはａの―切断線に
沿つた断面図、第６図ａ，ｂはそれぞれ本発明を
適用したpnpn素子の平面図、第７図、第８図は
それぞれ本発明の他の実施例を示すpnpn素子の
平面図、第９図は本発明と従来例によるpnpn素
子における逆方向漏洩電流の度数分布結果を示す
図である。 １…ｎ型導電性層、２…絶縁層、３ａ，３ｂ，
１４…電極、６…反転層、７ａ，７ｂ…ｐ型導電
性層、１２，１７…反転層防止電極、１３…島境
界、１８…ｎ型高濃度層。
図はMOSトランジスタの原理を説明する図、第
３図はフイールドプレート電極を有するMOSト
ランジスタの原理を説明する図、第４図は従来の
pnpn素子を示しており、ａは平面図、ｂはａの
―切断線に沿つた断面図、ｃはａの―切
断線に沿つた断面図、第５図は本発明の原理を示
しており、ａは平面図、ｂはａの―切断線に
沿つた断面図、第６図ａ，ｂはそれぞれ本発明を
適用したpnpn素子の平面図、第７図、第８図は
それぞれ本発明の他の実施例を示すpnpn素子の
平面図、第９図は本発明と従来例によるpnpn素
子における逆方向漏洩電流の度数分布結果を示す
図である。 １…ｎ型導電性層、２…絶縁層、３ａ，３ｂ，
１４…電極、６…反転層、７ａ，７ｂ…ｐ型導電
性層、１２，１７…反転層防止電極、１３…島境
界、１８…ｎ型高濃度層。
Claims (1)
- 【特許請求の範囲】 １ 島境界により他の半導体層から絶縁された一
方導電型の半導体層内にその表面に隣接して他方
導電型の第１及び第２の半導体領域が互いに分離
して設けられ、第１の半導体領域内に表面から内
部に延びる一方導電型の第３の半導体領域が設け
られ、第１、第２及び第３の半導体領域には第
１、第２及び第３の電極が低抵抗接触し、これら
電極は相互に離れ半導体層表面上に絶縁層を介し
て配置されかつ島境界を越えて延びているものに
おいて、上記第１及び第３の電極のうちの一方側
が他方側を上記半導体層表面上から見たとき上記
島境界とにより取囲むように上記一方側の電極か
ら上記島境界まで延びる反転防止電極部分を具備
することを特徴とする半導体集積回路。 ２ 特許請求の範囲第１項において、上記島境界
が誘電体絶縁分離法で形成されていることを特徴
とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55127993A JPS5753944A (en) | 1980-09-17 | 1980-09-17 | Semiconductor integrated circuit |
| GB8127441A GB2084397B (en) | 1980-09-17 | 1981-09-10 | Semiconductor integrated circuit |
| FR8117404A FR2490405A1 (fr) | 1980-09-17 | 1981-09-15 | Dispositif a circuit integre semi-conducteur |
| US06/303,134 US4520382A (en) | 1980-09-17 | 1981-09-17 | Semiconductor integrated circuit with inversion preventing electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55127993A JPS5753944A (en) | 1980-09-17 | 1980-09-17 | Semiconductor integrated circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62263827A Division JPS63146467A (ja) | 1987-10-21 | 1987-10-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5753944A JPS5753944A (en) | 1982-03-31 |
| JPH0116023B2 true JPH0116023B2 (ja) | 1989-03-22 |
Family
ID=14973796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55127993A Granted JPS5753944A (en) | 1980-09-17 | 1980-09-17 | Semiconductor integrated circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4520382A (ja) |
| JP (1) | JPS5753944A (ja) |
| FR (1) | FR2490405A1 (ja) |
| GB (1) | GB2084397B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939066A (ja) * | 1982-08-27 | 1984-03-03 | Hitachi Ltd | 半導体集積回路 |
| JPS60220967A (ja) * | 1984-04-18 | 1985-11-05 | Fuji Xerox Co Ltd | 半導体装置 |
| US4876583A (en) * | 1988-03-21 | 1989-10-24 | The United States Of America As Represented By The Secretary Of The Air Force | Radiation-induced substrate photo-current compensation apparatus |
| US5107312A (en) * | 1989-09-11 | 1992-04-21 | Harris Corporation | Method of isolating a top gate of a MESFET and the resulting device |
| US5450286A (en) * | 1992-12-04 | 1995-09-12 | Parlex Corporation | Printed circuit having a dielectric covercoat |
| JP3818673B2 (ja) * | 1993-03-10 | 2006-09-06 | 株式会社デンソー | 半導体装置 |
| GB2344689A (en) | 1998-12-07 | 2000-06-14 | Ericsson Telefon Ab L M | Analogue switch |
| JP2002026328A (ja) * | 2000-07-04 | 2002-01-25 | Toshiba Corp | 横型半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL158027B (nl) * | 1967-09-12 | 1978-09-15 | Philips Nv | Gestabiliseerde planaire halfgeleiderinrichting met een hoog gedoteerde oppervlaktezone. |
| FR2021973A7 (ja) * | 1968-10-31 | 1970-07-24 | Nat Semiconductor Corp | |
| US3836998A (en) * | 1969-01-16 | 1974-09-17 | Signetics Corp | High voltage bipolar semiconductor device and integrated circuit using the same and method |
| JPS4940394A (ja) * | 1972-08-28 | 1974-04-15 | ||
| US3961358A (en) * | 1973-02-21 | 1976-06-01 | Rca Corporation | Leakage current prevention in semiconductor integrated circuit devices |
| US4063274A (en) * | 1976-12-10 | 1977-12-13 | Rca Corporation | Integrated circuit device including both N-channel and P-channel insulated gate field effect transistors |
| JPS54112157A (en) * | 1978-02-23 | 1979-09-01 | Hitachi Ltd | Control circuit for field effect thyristor |
| JPS584829B2 (ja) * | 1978-03-31 | 1983-01-27 | 日本電信電話株式会社 | 半導体集積回路 |
-
1980
- 1980-09-17 JP JP55127993A patent/JPS5753944A/ja active Granted
-
1981
- 1981-09-10 GB GB8127441A patent/GB2084397B/en not_active Expired
- 1981-09-15 FR FR8117404A patent/FR2490405A1/fr active Granted
- 1981-09-17 US US06/303,134 patent/US4520382A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4520382A (en) | 1985-05-28 |
| GB2084397A (en) | 1982-04-07 |
| JPS5753944A (en) | 1982-03-31 |
| FR2490405B1 (ja) | 1984-04-27 |
| FR2490405A1 (fr) | 1982-03-19 |
| GB2084397B (en) | 1984-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100330847B1 (ko) | 반절연층을갖는반도체장치 | |
| US5621234A (en) | Vertical semiconductor device with breakdown voltage improvement region | |
| US4101922A (en) | Field effect transistor with a short channel length | |
| JP3417013B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| US3602782A (en) | Conductor-insulator-semiconductor fieldeffect transistor with semiconductor layer embedded in dielectric underneath interconnection layer | |
| EP0479504B1 (en) | Thin film transistor | |
| US5360746A (en) | Method of fabricating a semiconductor device | |
| JPH0116023B2 (ja) | ||
| US4430663A (en) | Prevention of surface channels in silicon semiconductor devices | |
| JPH0138382B2 (ja) | ||
| JP2024098293A (ja) | 半導体装置 | |
| US4894692A (en) | MESFET with alpha particle protection | |
| KR100331540B1 (ko) | 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를포함하는 모스형 반도체 소자 | |
| JPH0318355B2 (ja) | ||
| JPS6115369A (ja) | 半導体装置及びその製造方法 | |
| JPH028453B2 (ja) | ||
| JP2549679B2 (ja) | 半導体装置のパッド構造 | |
| JP2916158B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JP2829026B2 (ja) | 自己消弧型半導体素子 | |
| JPS61276265A (ja) | 絶縁ゲ−ト型電界効果トランジスタ | |
| JP3473271B2 (ja) | 半導体装置 | |
| JP2772215B2 (ja) | 静電誘導半導体装置 | |
| JP3361382B2 (ja) | トランジスタ | |
| JP2907504B2 (ja) | 半導体装置 | |
| JPH01185974A (ja) | Ｍｉｓ−ｆｅｔ |