JPS61276340A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61276340A JPS61276340A JP60117866A JP11786685A JPS61276340A JP S61276340 A JPS61276340 A JP S61276340A JP 60117866 A JP60117866 A JP 60117866A JP 11786685 A JP11786685 A JP 11786685A JP S61276340 A JPS61276340 A JP S61276340A
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- JP
- Japan
- Prior art keywords
- type
- layer
- transistor
- diode
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置（以下、ＩＣという）に関
し、特に寄生トランジスタによるＩＣの異常動作を防止
するＩＣの構造に関する。
し、特に寄生トランジスタによるＩＣの異常動作を防止
するＩＣの構造に関する。
従来のＩＣにおいては、第２図のような回路が良く使わ
れている。抵抗１１とＰＮＰ）ランジスタ１２とＮＰＮ
）ランジスタ１３とダイオード１４とでダーリントン接
続されたトランジスタを用いたエミッタフォロワ出力回
路となっており、１５は外部端子、１６は電源（Ｖｃｃ
）配線である。ダイオード１４は静電気やサージ等によ
る漏電圧からＩＣの内部素子を保護するために接続され
ておシ、通常はＩＣの基板とエピタキシャル層との接合
で形成される。
れている。抵抗１１とＰＮＰ）ランジスタ１２とＮＰＮ
）ランジスタ１３とダイオード１４とでダーリントン接
続されたトランジスタを用いたエミッタフォロワ出力回
路となっており、１５は外部端子、１６は電源（Ｖｃｃ
）配線である。ダイオード１４は静電気やサージ等によ
る漏電圧からＩＣの内部素子を保護するために接続され
ておシ、通常はＩＣの基板とエピタキシャル層との接合
で形成される。
ここで、ＰＮＰ）ランジスタ１２が横型構造とすると、
第２図の、ＰＮＰ）ランジスタ１２とダイオード１４の
構造断面図は第４図のようになる。
第２図の、ＰＮＰ）ランジスタ１２とダイオード１４の
構造断面図は第４図のようになる。
すなわち、Ｐ型半導体基板７上の素子形成領域にＮ型埋
込層３を有し、その上に形成されたＮ型エピタキシャル
層６はＰ型絶縁分離領域にＰ型埋込層２とは複数の島領
域に分けられ、その１つにＰ型拡散層４でＰＮＰ）ラン
ジスタ１２をＮ型拡散層５でダイオード１４のカソード
を形成している。
込層３を有し、その上に形成されたＮ型エピタキシャル
層６はＰ型絶縁分離領域にＰ型埋込層２とは複数の島領
域に分けられ、その１つにＰ型拡散層４でＰＮＰ）ラン
ジスタ１２をＮ型拡散層５でダイオード１４のカソード
を形成している。
このため、ＰＮＰトランジスタ１２０ペースをコレクタ
、Ｐ型半導体基板７をベース、ダイオード１４のカソー
ドをエミッタとする寄生トランジスタ１６が形成される
のがわかる。よって第２図は等制約に第３図のようと書
き変えることができる。
、Ｐ型半導体基板７をベース、ダイオード１４のカソー
ドをエミッタとする寄生トランジスタ１６が形成される
のがわかる。よって第２図は等制約に第３図のようと書
き変えることができる。
ここで、外部端子１５の電位がＰ−Ｎ接合の順方向電圧
以上にＰ型半導体基板７よシも負電位になると寄生トラ
ンジスタ１６が動作し、ＰＮＰトランジスタ１２にベー
ス電流を供給するため、ＰＮ）’）ランジスタ１２が動
作し、それによってＮＰＮ）ランジスタ１３が動作する
。このとき、第２図のような回路であればＩＣの回路電
流が増加し、ＮＰＮトランジスタ１３のエミッタが外部
端子でなく、内部回路に接続されている場合はＩＣが誤
動作するという問題を生じる欠点があった。
以上にＰ型半導体基板７よシも負電位になると寄生トラ
ンジスタ１６が動作し、ＰＮＰトランジスタ１２にベー
ス電流を供給するため、ＰＮ）’）ランジスタ１２が動
作し、それによってＮＰＮ）ランジスタ１３が動作する
。このとき、第２図のような回路であればＩＣの回路電
流が増加し、ＮＰＮトランジスタ１３のエミッタが外部
端子でなく、内部回路に接続されている場合はＩＣが誤
動作するという問題を生じる欠点があった。
本発明によれば一導電型半導体基板とこの半導体基板上
に形成をれた一導電型の埋込み層と、この埋込み層上に
形成された他の導電型のエピタキシャル層とを有し、エ
ピタキシャル層と埋込み層との接合をダイオードとして
用いた半導体集積回路を得る。
に形成をれた一導電型の埋込み層と、この埋込み層上に
形成された他の導電型のエピタキシャル層とを有し、エ
ピタキシャル層と埋込み層との接合をダイオードとして
用いた半導体集積回路を得る。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図であり、第４図と共
通の部分は同じ番号を用いている。Ｐ型半導体基板上に
はダイオード１４形成部に高濃度Ｐ型埋込み層２を有し
ており、Ｐ型絶縁領域１を高濃度Ｐ型埋込み層２に到達
せしめることによってその上のＮ型エピタキシャル層６
を他から分離する。ダイオード１４はＮ型エピタキシャ
ル層６と高濃度Ｐ型埋込層２との間の接合で形成してい
る。こうすることにより寄生トランジスタ１６のベース
濃度を高め、ｈＦＢを下げることができるため寄生トラ
ンジスタ１６の動作を抑制できる。
通の部分は同じ番号を用いている。Ｐ型半導体基板上に
はダイオード１４形成部に高濃度Ｐ型埋込み層２を有し
ており、Ｐ型絶縁領域１を高濃度Ｐ型埋込み層２に到達
せしめることによってその上のＮ型エピタキシャル層６
を他から分離する。ダイオード１４はＮ型エピタキシャ
ル層６と高濃度Ｐ型埋込層２との間の接合で形成してい
る。こうすることにより寄生トランジスタ１６のベース
濃度を高め、ｈＦＢを下げることができるため寄生トラ
ンジスタ１６の動作を抑制できる。
以上説明したように、本発明はカソードがＩＣの外部端
子に接続されているＰ型半導体基板とＮ型エピタキシャ
ル層との接合を利用したダイオードのＰ型半導体基板と
Ｎ型エピタキシャル層の間に高濃度Ｐ型埋込層を形成す
ることによシ、ダイオードに寄生するトランジスタのｈ
ｒｍを下けることができるため、寄生トランジスタの動
作を抑制できる。よって、ＩＣの動作が安定する効果が
ある。
子に接続されているＰ型半導体基板とＮ型エピタキシャ
ル層との接合を利用したダイオードのＰ型半導体基板と
Ｎ型エピタキシャル層の間に高濃度Ｐ型埋込層を形成す
ることによシ、ダイオードに寄生するトランジスタのｈ
ｒｍを下けることができるため、寄生トランジスタの動
作を抑制できる。よって、ＩＣの動作が安定する効果が
ある。
第１図は本発明の一実施例の断面図、第２図は従来のＩ
Ｃに使用される回路の等価回路図、第３図は第２図のダ
イオード１４を寄生トランジスタ１６に置き換えた等価
回路図、％４図は従来のＩＣの一部の断面図である。 １・・・・・・Ｐ型絶縁領域、２・・・・・・高濃度Ｐ
型埋込層、３・・・・・・Ｎを埋込層、４・・・・・・
Ｐ型拡散層、５・・・・・・Ｎ型拡散層、６・・・・・
・Ｎ型エピタキシャル層、７・・・・・・Ｐ型半導体基
板、１１・・・・・・抵抗、１２・・・・・・ＰＮＰト
ランジスタ、１３・・・・・・ＮＰＮ）ランジスタ、１
４・・・・・・ダイオード、１５・・・・・・外部端子
、１６・・・・・・Ｖｃｃ配線。 代理人 弁理士 内 原 晋５″゛°゛″、Ｉ
Ｃに使用される回路の等価回路図、第３図は第２図のダ
イオード１４を寄生トランジスタ１６に置き換えた等価
回路図、％４図は従来のＩＣの一部の断面図である。 １・・・・・・Ｐ型絶縁領域、２・・・・・・高濃度Ｐ
型埋込層、３・・・・・・Ｎを埋込層、４・・・・・・
Ｐ型拡散層、５・・・・・・Ｎ型拡散層、６・・・・・
・Ｎ型エピタキシャル層、７・・・・・・Ｐ型半導体基
板、１１・・・・・・抵抗、１２・・・・・・ＰＮＰト
ランジスタ、１３・・・・・・ＮＰＮ）ランジスタ、１
４・・・・・・ダイオード、１５・・・・・・外部端子
、１６・・・・・・Ｖｃｃ配線。 代理人 弁理士 内 原 晋５″゛°゛″、Ｉ
Claims (1)
- 一導電型半導体基板上に有する該導電型の埋込層と、該
埋込層を含む前記一導電型半導体基板上に形成された他
の導電型のエピタキシャル層と、該エピタキシャル層を
貫通して前記埋込層に達し、もって該埋込層上の前記エ
ピタキシャル層を他から分離する前記一導電型の絶縁領
域とを有し、前記埋込層とその上の前記エピタキシャル
層とでダイオード形成したことを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60117866A JPS61276340A (ja) | 1985-05-31 | 1985-05-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60117866A JPS61276340A (ja) | 1985-05-31 | 1985-05-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61276340A true JPS61276340A (ja) | 1986-12-06 |
Family
ID=14722227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60117866A Pending JPS61276340A (ja) | 1985-05-31 | 1985-05-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61276340A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006237210A (ja) * | 2005-02-24 | 2006-09-07 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
-
1985
- 1985-05-31 JP JP60117866A patent/JPS61276340A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006237210A (ja) * | 2005-02-24 | 2006-09-07 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
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