JPS61277211A

JPS61277211A - 周波数変換装置

Info

Publication number: JPS61277211A
Application number: JP60118778A
Authority: JP
Inventors: Takao Fujisawa; 藤沢　敬夫; Mitsuru Yamaura; 山浦　充
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-06-03
Filing date: 1985-06-03
Publication date: 1986-12-08
Also published as: EP0207291B1; KR870000793A; DE3688952D1; KR900008183B1; EP0207291A3; JPH0528923B2; DE3688952T2; EP0207291A2; US4695931A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は入力電気量の瞬時値を周波数列に変換する電圧
／周波数変換装置（以下Ｖ／Ｆ変換回路と称す）に関す
る。

（発明、の技術的背景とその問題点〕入力電気量の瞬時値に応じて搬送波を変調させ、遠隔地
点へ伝送する周波数変調方式では１例えば入力電気量の
瞬時値が大きい時には搬送波の周波数を高くシ、小さい
時には周波数を低くする様に構成されている。このよう
な周波数変調方式には従来種々の方式があり１図面を参
照して説明する。

第５図にその一構成例を、第６図にそのタイムチャート
を示す。

第５図において入力電気量ａｌにバイアスｅｂを加え、
Ｊ＋　ｅｂ及び−（６ｉ＋ｅｂ）を第１の切替え部１に
与え、　また基準値にユｔＫ２を第２の切替え部４に与
えておく、今、第１の切替え部１の出力がｅｌ＋　ｅｌ
。

の時、これを積分回路２にて積分し、この値が一方の基
準値に１に達するまで積分する。この時の積分値を８１
とする。この積分値Ｓ１が基準値に１に達した時、比較
回路３の出力ｅ０が１１ルベルになり第１．及び第２の
切替え部１，４を切替える１次のタイ、ミングでは−（
６ｔ＋ｅｂ）の積分値が、基準値に２に達するまで積分
回路２にて積分が行なわれ、その積分値をＳ、とする、
この操作をＳ、　＝Ｓ、、＝Ｓ、　＝・・・となる様に
続けると、出力ｅ０は第６図に示す様な三角波となる。

この三角波を第５図には示されていない波形整形回路に
通すことにより、滑らかな周波数変調波形ｓｏ’が得ら
れる。これら波形ｅｏｙｅｃｍｅｏ′　　は入力波形６
４の瞬時瞬時の大きさを周波数の疎密に変換したものと
なる。第４図は入力電気量を周波数列に変換する際の変
換特性を示したものである。即ち、入力が０の時には出
力周波数はｆ。（Ｈｚ）であり、入力が正のピーク値ｅ
ｔｍａＸの時にはｆｎ（ｌｌｚ）、　　負のピーク値−
ｅｍ＆菫の時には、ｆＬ（Ｈｚ）となる、つまり出力周
波数はｆ　ｏ（Ｈｚ）を中心としてｆｏ±Δｆ（Ｈ２）
（Δｆ　＝ｆ　Ｈ−ｆ　ｏ＝ｆ　ｏ−ｆ　Ｌとする）だ
け変化することになる。

この様なＶ／Ｆ変換回路は一般にはリニアＩＣを主体に
して構成されており、ドリフトが発生する場合がある。

ドリフトの発生は周囲環境のみならず経時的に増大する
場合もある。この様なドリフトはＶ／Ｆ変換出力として
は周波数ずれの現象で現われる。即ち入力がＯであって
もドリフトの大きさに対応する周波数が出力として現わ
れることになる。この状態で入力が−ｅｗａａＫから＋
ｅｗｓａＸまで変化した場合には、出力周波数はｆ　Ｌ
＋　ｊ”　１（Ｈｚ）からｆ　Ｈ＋　ｊ”　ｚ　（Ｈｚ
）まで変化することになる。ここでｆｌとはドリフトの
大きさに対応する周波数である。ドリフトの発生により
入力電気量の大きさに対応した出力周波数が得られない
ことになり、データ伝送上問題となる０例えば送信デー
タを一定周波に対応した周波数列で伝送する場合、ドリ
フトによりこの送信出力周波数がずれた状態で送信され
るため、受信側では送信データを正しく認識できないと
いう問題点が発生する。なお、入力電気量にドリフトが
含まれている場合も同様に問題が生ずる。　　Ｖ／Ｆ変
換回路出力は時々刻々周波数の変化する周波数列で表わ
されており、これをデータ処理してドリフトの補正を行
うことは、その補正回路を膨大にする。従って簡単な構
成でドリフトが補正できる補正回路の開発が望まれてい
た。

〔発明の目的〕

本発明は上記事情に鑑みてなされたもので、その目的は
、Ｖ／Ｆ変換回路に生じたドリフトあるいは入力電気量
に含まれるドリフトを補正し、ドリフト分のない周波数
変換出力をシンプルな回路構成にて実現したＶ／Ｆ変換
装置を提供することにある。

〔発明の概要〕

本発明は、上記目的を達成するために、入力電気量をそ
の瞬時値に応じた周波数に変換するＶ／Ｆ変換手段と、
基準周波数を発振する基準周波数発振手段と、　このＶ
／Ｆ変換手段の出力周波数および前記基準周波数発振手
段より出力された基準周波数を夫々計数しその計数値の
差分を出力する計数手段と、前記計数手段の出力が所定
値を越えたことを条件にこの越えた値に応じた電気量を
出力するディジタル／アナログ変換手段と、このディジ
タル／アナログ変換手段の出力を用いてＶ／Ｆ変換手段
を制御するようにした周波数変換装置に関するものであ
る。

〔発明の実施例の構成〕

本発明の一実施例を図面を参照して説明する。

なお、以下に説明する各実施例において、同一構成個所
には同一符号を符して説明する。

第１図（ａ）は本発明の一実施例の構成図を示す。

入力電気量１３ｉは加算回路（ＡＤＤ）　５に導入され
、後述するドリフト補正値ｅｊが加算される。この加算
回路５の出力はＶ／Ｆ変換回路（ｖ／Ｆ）　６に導入さ
れ、周波数列に変換される。その出方が００であり、こ
れは第４図に示す様に三角波である。又Ｖ／Ｆ変換回路
６の出力としてｅｃを用いれば矩形波出力が得られる。

基準クロック回路（ＣＬＫ）　７の出力は分周回路８に
より周波数分周され第１のＮＡＮＤ回路１０及びＮＯＴ
回路９に与えられる。第１　（７）ＮＡＮＤ回路１０は
Ｖ／Ｆ変換回路６の出力６ｅと分周回路８の出力との論
理奢り積の反転の論鳳〜カウンタ１２のカウントダウン端子り
に与えられる。更に基準クロック７の出力とＮＯＴ回路
９の出力とは第２のＮＡＮＤ回路１１にて論理積の反転
の論理がとられ、カウンタ１２のカウントアツプ端子Ｕ
に与えられる。カウンタ１２はカウントダウン端子りに
論理信号％１′が印加されている条件下でカウントアツ
プ端子Ｕに１クロック与えられる毎にカウントアツプを
行ない、又カウントアツプ端子Ｕに論理信号１１′が印
加されている条件下でカウントダウン端子りに１クロッ
ク与えられる毎にカウントダウンを行うように構成され
ている。そして、その出力はディジタル／アナログ変換
回路（以下Ｄ／Ａ変換回路と称す）１３に送られ、カウ
ント値に応じたアナログ電気量ｅＪを出力する。その出
力ｅ３は加算回路５に与えられ、前述したように入力電
気量ｅｌと加算された後Ｖ／Ｆ変換回路６に入力される
。入力電気量ｅｌがＯの時のＶ／Ｆ変換回路６の出力周
波数ｆ　ａ（Ｈ２）と、基準クロック回路７の出力周波
数とはほぼ一致する様に設定されている。ただし、一致
させなくても分局あるいは逓倍したものを用いてもよい
、第１図（ｂ）は同図（ａ）に示した加算回路旦の一例
を示す図である。演算増幅器ＩＣＩの入力端子に抵抗Ｒ
１を介し入力ｅｌを与え、抵抗Ｒ２を介し、補正入力６
４を与え、更に可変抵抗ＶＲＩによりバイアス量を与え
ている。

次に、本実施例の作用を第１図の構成図と、第２図のタ
イムチャートを用いて説明する。先ず、簡単のため入力
電気量６１が零の時を考える。　　Ｖ／Ｆ変換回路６に
ドリフトがない場合には第４図のＶ／Ｆ変換特性に示さ
れているように、入力電気量が零であるから一定周波数
ｆｏ（ｕｚ）の出方信号ｅ０．ｅｃがＶ／Ｆ変換回路６
より出力される。基準クロック回路７の出力を分周回路
８により分周しこの分局後の周波数一定期間（論理値″
′１′および１０′の期間）におけるＶ／Ｆ変換回路６
の出力θ。との論理積の反転論理をＮＡＮＤゲート１０
にて得て、その出力を、カウンタ１２のカウントダウン
端子りに与える。又前記分周回路８の出力の反転論理を
ＮＯＴ回路９にて得、その出力と前記基準クロック回路
７の出力との論理積の反転論理をＮＡＮＤゲート１１に
て得る。その出力はカウンタ１２のカウントアツプ端子
Ｕに与えられる。前述のようにカウンタ１２はカウント
ダウン端子りに１クロツク入力される毎にカウントダウ
ンがおこなわれるので、第２図の１＝１．からｔ＝ｔユ
に至る期間がカウントダウンの期間となる。

一方、１＝１１から１＝１．の期間にはＮＡＮＤゲート
回路１１の出力がカウンタ１２のカウントアツプ端子Ｕ
に与えられるので、カウントアツプが行なわれる。

その結果ｔ　＝ｉ、の時点でのカウンタ１２出力がＶ／
Ｆ変換回路６の出力ｅｃと基準クロック回路７の出力と
の周波数差に対応した出力として得られることになる。

この動作をくり返すことにより上記２つのクロックの周
波数差に対応したカウント値がカウンタ１２の出力とし
て得られる。なお、第２図のカウンタ１２出力の（ａ）
はＶ／Ｆ変換回路６の出力ｓ６と基準クロック出力との
周波数が一致している例であり、（ｂ）はｅｅが基準ク
ロックより周波数が低くなった例、そして（ｏ）は周波
数が高くなった例を示す０次段に設けたロｌム変換回路
１３はカウンタ１２の出力のうち上位ビットのみを入力
としてカウント値に対応したディジタル値をアナログ値
に変換するもので、その出力６４を加算回路５に与える
ものである１例えばカウンタ１２を８ビツトカウンタと
し、Ｄ／Ａ変換回路１３を４ビツト入力とした時のカウ
ント値の関係を第３図に示す、　　Ｄ／Ａ変換回路１３
の入力はカウンタ１２の上位４ビツトを入力するように
しであるので、下位４ビツトまでしか変化しない周波数
差（Ｖ／Ｆ変換回路６と基準クロック回路７との周波数
差）に対してはＤ／Ａ変換回路１３出力はゼロのままで
ある。これは両クロック周波数の差がわずかなずれの場
合にはＶ／Ｆ変換回路６への補正入力を与えないように
するためである。第３図においてカウント値がＢ、Ｃの
領域の時にはＤ／ム変換回路１３出力はゼロであり、Ａ
、Ｄの領域になって初めて＋１〜＋７あるいは−１〜−
７の各カウント値に対応したアナログ出力ｅｊがＤ／Ａ
変換回路１３より出力される。この出力θｊは加算回路
５に与えられる。

第２図（ｂ）の例ではＶ／Ｆ変換回路６の出力６Ｃの周
波数が基準クロックの周波数ｆｏより周波数が低い場合
を示している。これは第４図のＶ／Ｆ変換特性図から分
かる様にＶ／Ｆ変換回路６を含む前段までの回路にマイ
ナス側のドリフトが発生していることを意味する。カウ
ンタ１２の出力設定をあらかじめ零からスタートする様
にしておけば、第２図（ｂ）ではカウンタ１２の出力は
プラス側に（＋１〜＋７）にカウントされることになり
Ｄ／ム変換回路１３出力にはプラスのアナログ信号出力
６Ｊが現われ、これが加算回路旦にて入力電気量ｅｌと
加算される。前述のように入力電気量８ｉがマイナス側
のドリフトをもっているので、加算回路ｌの出力はドリ
フトの補正された出力となり次段のＶ／Ｆ変換回路６に
与えられる。又加算回路５あるいはＶ／Ｆ変換回路６が
ドリフトをもっていた場合にも本補正によりＶ／Ｆ変換
回路６出力ｅ０及びｅｃにはドリフト値に対応する周波
数はなくなる。

今までの例では入力電気量ｅｌが零の場合で説明したが
１次に、入力電気量θｌが交流量であっても同様にドリ
フト補正が可能であることを説明する。

例えば入力電気量ｊｌが正弦波形の場合にはＶ／Ｆ変換
回路６の出力は時々刻々変化する入力の大きさに対応し
た周波数が出力され、疎密の波形が得られるが、−周期
をとらえれば、その中に含まれているクロック数は入力
が零の時と同様になることは明白である。−例を示すと
、入力が零の時（ｅｚ；０）のＶ／Ｆ変換回路６の出力
周波数を１９００Ｈｚに設定すれば、５０（Ｈｚ）の正
弦波の１周期に対応する２０−期間内には、　１９００
Ｘ０．０２＝３８個のパルスが存在しており、入力が５
０（Ｈｚ）正弦波の場合（ａｌ＃ｏ）にはＶ／Ｆ変換回
路６の出力周波数は１９００（ｌｌｚ）を中心周波数と
した疎密波となるが、この場合も傷−周期即ち２０ｍ期
間内のＶ／Ｆ変換回路６の出力のパルス数は３８個とな
る。このことは入力波形を一肩期にわたり積分すれば零
になることに基因している。そして入力電気量ｅ１に直
流的なドリフトが発生していた場合にはそのドリフトの
大きさに応じたパルス数に変化することになる。又−周
期間のパルス数に限定する必要はなく任意の周期をとら
えても同様な関係が成立する。更に特に周期にとられれ
ず長い期間（秒オーダあるいはそれ以上）で考えればそ
のパルス数は平均的に一定数と考えても特に支障はない
。

本実施例は９以上説明したような構成をなしているから
、Ｖ／Ｆ変換回路の出力周波数と、基準クロック周波数
との差に対応するカウント値をアナログ量の形で補正値
として取り出し、Ｖ／Ｆ変換回路を含む入力回路に発生
した直流ドリフト分を前記補正値にて補正をかけること
によりＶ／Ｆ変換回路出力にはドリフトに対応した周波
数の発生しない信号を得ることができる。したがって、
従来周波数変調によるデータ伝送を行う際送信部のドリ
フトにより、受信部にて正確なデータ認識ができなかっ
た問題点が本発明により解決される。又一定周波を送受
し合い伝送系の異常検出を行う適用の際に送信部のドリ
フト発生により従来は受信側で、搬送端局装置を含む伝
送系異常と見誤ってしまうおそれがあったが、このよう
な問題点も本発明を適用すると、一定周波を送受する場
合復調部で送信側のドリフトは再現されず伝送系異常検
出を正確に行なわしめるということになり、か＼る問題
点も解決されることになる。

第７図は、本発明の他の実施例の構成図である。

上記第１の実施例（第１図参照）ではカウンタ１２に対
してカウントアツプとカウントダウンを一定周期毎に切
替えて動作させる様にすなわち、ダウンカウントすると
きはアップ端子Ｕに論理信号１１′を印加し、逆にアッ
プカウントするときはダウン端子りに論理信号′″１１
を印加するようにしていたが、本実施例では前記カウン
タ１２とは動作の異なるカウンタ１４を用いてカウント
ダウン端子りにＶ／Ｆ変換回路６の出力８Ｑを、カウン
トアツプ端子Ｕに基準クロック７の出力を入力させ、ア
ップとダウンの各カウント期間を切替えることなく互に
自由にカウントを行なわせる様にしたものである。

上記第１の実施例では第２図に示すようにカウンタ出力
がプラスとマイナスのスロープを段１的にとっていたが
１本カウンタ１４出力には常にアップ端子とダウン端子
に入力される２つの周波数の差が蓄積された形で常に出
力されるため、カウント途中の無用なカウンタ１４出力
をＤ／Ａ変換回路１３に与えることもなくドリフト補正
が行なわれる。

又実施例では、カウンタ１４のアップ端子ＵにＮムＮＤ
ＩＯ出力を与え、ダウン端子りにＮＡＮＤＩＩ出力を与
える構成とし、Ｄ／Ａ変換回路１３出力に反転アンプを
設け、極性を反転させた形で加算回路５に導入してもよ
い。

第８図は本発明のさらに他の実施例の構成図であり、カ
ウンタ１２の出力にラッチ回路１６を設は一定周期にて
カウンタ１２の出力をラッチし、そのラッチ出力をＤ／
Ａ変換回路１３に与える構成としたものである。第９図
はそのタイムチャートであり、カウンタ１２の出力のア
ップカウントが終了した時点でクロック発生回路１５よ
りラッチ出力を出すものである。第９図のｔｌ。ｅｔ０
ｍｅｔＬ４の各タイミングは、ラッチ信号の立ち上り時
点であり、その時点でカウンタ１２出力が、データラッ
チされ、次のラッチタイミングまでＤ／Ａ変換回路１３
への入力を保持するものである０本実施例によればカウ
ント途中のカウンタ１２の出力は出ないため滑らかな補
正出力ｅ３が得られることになる。

本実施例においてカウンタ１２はカウントアツプとカウ
ントダウンを行うことのできるアップダウンカウンタと
して説明したが、一方向のみをカウントするカウンタを
用いる構成としてもよい、第１０図は別の実施例の構成
図であり、本実施例では補正すべきドリフトの上限値を
あらかじめ定めておき、その値に対応する周波数をｆｊ
とする。基準周波数ｆ０との差ｆｏ−ｆｊに対応するカ
ウント値をに６として第１のラッチ回路１８に入力する
。クロック発生回路１５より一定周期でラッチ信号Ｌ□
を与え、第１のラッチ回路１８出力をカウンタ１７に初
期値としてロードする。このロードされた値を初期値と
してカウンタ１７はＶ／Ｆ変換回路６出力をカウントし
、一定期間後にクロック発生回路１５からのラッチ信号
Ｌ３にてカウンタ１７出力をラッチする第２のラッチ回
路１６に与える。これによりラッチ回路１６出力にはＶ
／Ｆ変換回路６出力と補正すべき上限値ｆＪとの差分が
得られることになる。この出力はＤ／Ａ変換回路１３に
てアナログ量に変換され。

加算回路１９に入力される。加算回路１９の入力の一方
側には前記ｆｊに対応するバイアス量に１を印加してお
く、従って加算回路１９の出力ｅｊは基準周波数ｆ０と
Ｖ／Ｆ変換回路６の出力周波数ｆどの差分に対応する電
圧値となる。こわがドリフト補正値として加算回路５に
与えられ、入力量ｅｉと加算されることになる。

ところで、上記各実施例においてカウンタ出力としては
１の補数表現（１’　ｓ　ｃｏｍｐｌｅ＠ｅｎｔ）　、
　　２の補数表ＩＩＬ（２’　ｓ　ｃｏｍｐｌｅｍｅｎ
ｔ）　、　　オフセットバイナリ表現どの方式をとって
も特に支障はない、第３図の表現は１の補数で表わした
ものだが、オフセットバイナリ方式とすればカウンタの
初期値は０からではなくカウンタのフルスケール値の１
／２付近にとっておくことになる。その中央値に対応す
る補正値が０となる様にＤ／Ａ変換回路の符号形式を選
択すればよい。

また、上記実施例ではカウンタを８ビツト、　Ｄ／Ａ変
換回路を４ビツトとして説明したがビット数は特に限定
されるものではない。

今までの各実施例の説明ではＤ／Ａ変換回路出力ｅｊを
入力量Ｊに加算することで補正をかける方式としたが、
　　Ｖ／Ｆ変換回路６のバイアスを補正する構成として
もよい、　　Ｖ／Ｆ変換は第４図に示すように入力ｅｌ
が０の時に周波数ｆｏ（ｎｚ）が発生するように構成さ
れており、　　Ｖ／Ｆ変換回路には常に一定バイアス量
が与えられている。このバイアス量を発生ドリフト値に
応じて可変させるものである。

第１２図はこの一実施例を示したもので、カウンタ１２
のカウント値に応じて固定抵抗Ｒ２〜Ｒ１をスイッチ素
子Ｓｖ１〜Ｓｖ、にて開閉を制御することによりの実施
例ではＤ／Ａ変換器を省くことができる。　Ｖ／Ｆ変換
回路出力ｅ０の波形は、三角波、のこぎり波。

正弦波、矩形波など特に限定されるものではない。

さらに、Ｄ／Ａ変換回路出力を加算回路に与え。

入力量を補正すると同時に、Ｄ／Ａ変換回路出力を監視
し、所定値をオーバーした時装置アラームとする構成と
してもよい。

又カウンタ出力が所定値に達した時にアラームを出す構
成としてもよい。

ところで、上記各実施例の説明ではディスクリートＩＣ
で構成した例で説明したが第１１図はマイクロコンピュ
ータ（ＭＰＵ）２０を用いて同様の処理をソフトウェア
に行なう例を示す、即ち、マイクロコンピュータ２０に
Ｖ／Ｆ変換回路の出力ｅ０を入力し、このクロック数を
所定期間計数し、その計数値とクロック発生回路１５か
らの基準周波数ｆｏに対応するカウント数とを比較し、
その差を出力し。

Ｄ／Ａ変換回路１３に与えるものである。処理内容は今
までの説明をそのままソフトウェアにて置換すればよい
。

なお、上記実施例においてカウンタのカウントダウン端
子に基準クロックを、カウントアツプ端子にＶ／Ｆ変換
回時出力を与える構成とすることもできる。この時には
Ｄ／Ａ変換回路出力の反転信号を入力電気量に加算する
様にすればよい。

〔発明の効果〕

以上説明したように１本発明によれば、　　Ｖ／Ｆ変換
回路を含む前段までの回路で発生したドリフト分を検出
し、そのドリフト分の大きさに応じた補正をかけるよう
にしたもので、実質的にＶ／Ｆ変換回路のドリフトをな
くすことができ、また、ドリフト分に対応したカウント
値はＤ／Ａ変換回路にてアナログ量として補正値が出力
されるが、カウンタの上位ビットのみをＤ／Ａ変換回路
に与えるように構成することによりトリプト補正をゆっ
くりと（秒あるいは分以上のオーダー）行うようにした
ので、入力の急変に対しても特に影響を受けることのな
い補正が行なわれるというすぐれた効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は第１図の
動作を説明するためのタイムチャート、第３図は第１図
のカウント出力を説明するための図、第４図はＶ／Ｆ変
換特性を説明するための図、第５図は従来のＶ／Ｆ変換
回路の構成図、第６１！ｌは第３図のタイムチャート、
第７［、第８図、第１０図、第１１図、第１２図はそれ
ぞれ本発明の他の実施例の構成図、第９図は第８図の動
作を説明するためのタイムチャートである。６・・・Ｖ／Ｆ変換回路　　７・・・基準クロック回路
８・・・分周回路　　　　１２，１４・・・カウンタ回
路１３・・・Ｄ／Ａ変換回路　　１６・・・ラッチ回路
２０・・・マイクロコンピュータ代理人　弁理士　猪股祥晃（ほか１名）、！５６＠　　１　　図　　（４）第　　１　　図（ｂ）ｅｃＪ″ＬｒＬＩ′ＬｒＬ−−−−− ＪＦＩ：＋ｙ７７出７＞　　ｆ「Ｕｌｎ「−−−−−第
　　２　　図第　　３　　図第　　４　　図？ｊ！％　５　図第　６　図第　　７　　図第　　８　　因第　　９　　図第　　１０　　図第１１図第１２図

Claims

【特許請求の範囲】

（１）入力電気量をその瞬時値に応じた周波数に変換す
る電圧／周波数変換手段と、基準周波数を発振する基準
周波数発振手段と、この電圧／周波数変換手段の出力周
波数および前記基準周波数発振手段より出力された基準
周波数を夫々計数しその計数値の差分を出力する計数手
段と、前記計数手段の出力が所定値を越えたことを条件
に、この越えた値に応じた電気量を出力するディジタル
／アナログ変換手段と、このディジタル／アナログ変換
手段の出力を用いて前記電圧／周波数変換手段を制御す
るようにしたことを特徴とす周波数変換装置。
（２）ディジタル／アナログ変換手段の出力を入力電気
量に加算して電圧／周波数変換手段の入力としている特
許請求の範囲第１項記載の周波数変換装置。
（３）ディジタル／アナログ変換手段の出力に応じて電
圧／周波数変換手段のバイアス量を可変するようにして
いる特許請求の範囲第１項記載の周波数変換装置。
（４）ディジタル／アナログ変換手段の出力が所定値を
越えたときに出力を出すレベル変換手段を設けている特
許請求の範囲第１項記載の周波数変換装置。