JPS6127780B2 - - Google Patents
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- Publication number
- JPS6127780B2 JPS6127780B2 JP53009500A JP950078A JPS6127780B2 JP S6127780 B2 JPS6127780 B2 JP S6127780B2 JP 53009500 A JP53009500 A JP 53009500A JP 950078 A JP950078 A JP 950078A JP S6127780 B2 JPS6127780 B2 JP S6127780B2
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- Japan
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- data
- read
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- read data
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Description
【発明の詳細な説明】
本発明は、中央処理装置から主記憶装置内のデ
ータを複数バイト単位で読出す記憶制御システム
におけるデータ読出し制御方式に関する。
ータを複数バイト単位で読出す記憶制御システム
におけるデータ読出し制御方式に関する。
中央処理装置から主記憶装置のデータを読出す
場合、主記憶装置は一般に４バイト、８バイトな
どのバウンダリー（境界）で区切られており、デ
ータはこの単位で読出されて中央処理装置に送ら
れるのが普通である。ところが、実際に必要とす
るデータはバウンダリーにそろつていないことが
多く、またデータ長もいろいろの長さのものがあ
る。したがつて、４バイトあるいは８バイト等の
バウンダリー単位でデータを受け取つても不要な
部分を削除したり、さらにバウンダリーを越えて
必要なデータが存在する場合はデータを編集しな
おす必要がある。
場合、主記憶装置は一般に４バイト、８バイトな
どのバウンダリー（境界）で区切られており、デ
ータはこの単位で読出されて中央処理装置に送ら
れるのが普通である。ところが、実際に必要とす
るデータはバウンダリーにそろつていないことが
多く、またデータ長もいろいろの長さのものがあ
る。したがつて、４バイトあるいは８バイト等の
バウンダリー単位でデータを受け取つても不要な
部分を削除したり、さらにバウンダリーを越えて
必要なデータが存在する場合はデータを編集しな
おす必要がある。
本発明は主記憶装置のバウンダリーを越えて存
在するデータの編集を容易に行なえるようにし、
中中央処理装置の性能の向上を計ることを目的と
し、そのため本発明は中央処理装置から主記憶装
置内のデータを複数バイト単位で読出す記憶制御
システムにおいて該複数バイト単位のデータのう
ち中央処理装置の必要とするデータバイトを指定
する手段と、該指定手段により指定された必要と
するデータバイトの位置を記憶する手段と、主記
憶装置から読出したデータをセツトする読出しデ
ータレジスタとをそなえ、主記憶装置内のデータ
を読出したとき上記データバイト位置記憶手段の
記憶内容に基づき、必要とするデータのみを読出
しデータレジスタにセツトするようにしたことを
特徴とする。
在するデータの編集を容易に行なえるようにし、
中中央処理装置の性能の向上を計ることを目的と
し、そのため本発明は中央処理装置から主記憶装
置内のデータを複数バイト単位で読出す記憶制御
システムにおいて該複数バイト単位のデータのう
ち中央処理装置の必要とするデータバイトを指定
する手段と、該指定手段により指定された必要と
するデータバイトの位置を記憶する手段と、主記
憶装置から読出したデータをセツトする読出しデ
ータレジスタとをそなえ、主記憶装置内のデータ
を読出したとき上記データバイト位置記憶手段の
記憶内容に基づき、必要とするデータのみを読出
しデータレジスタにセツトするようにしたことを
特徴とする。
以下、本発明を実施例により詳細に説明する。
第１図は本発明による実施例のデータ読出し制御
回路である。第１図において、１はメモリアドレ
スレジスタ、２はメモリアクセス時の読出し方向
を示すアクセス方向指定部、３はメモリから読出
すべきデータ長を指定するデータ長指定部、４は
メモリから読出すべきデータバイト位置を作成す
る読出しデータバイト位置作成回路、５は読出し
データバイト以外のデータバイト位置について後
述する読出しデータレジスタ１１内の対応するデ
ータバイトをゼロクリアするか、または変化させ
ずにおくかを指示するオーバーライト（over
write）モードフラグ（OVW）、６は読出すべき
データバイト位置を記憶する読出しデータバイト
記憶フリツプフロツプ（RDBT０〜３）、７はイ
ンバータ、８，９はアンドゲート、１０はオアゲ
ート、１１は読出しデータレジスタである。実施
例において主記憶装置４は４バイトバウンダリー
であり、４バイト単位でデータが読出される。そ
のためメモリアドレスレジスタ１の下位２ビツト
がバウンダリーの中での先頭バイト位置を示す。
アクセス方向指定部２は、例えば１のときアドレ
スの増加方向、０のとき減少方向を指定するよう
にされる。読出しデータバイト位置作成回路４は
メモリアドレスレジスタ１の下位２ビツト、アク
セス方向指定部２、データ長指定部３の内容は基
づき必要とするデータバイト位置を作成し、読出
しデータバイト記憶フリツプフロツプ（RDBT０
〜３）６をセツトする。例えば、メモリアドレス
レジスタ１の下位２ビツトが“00”、アクセス方
向指定部２が“１”、データ長指定部３が“２”
のとき、読出しデータバイト位置作成回路４は、
読出しデータバイト記憶フリツプフロツプ６のう
ちRDBT０およびRDBT１をオンにセツトする。
読出しデータレジスタ１１へのデータ書込み回路
について第１図ではバイト０の位置のみ示してあ
るが、他のバイト１〜３についてもバイト０と同
様な回路構成を有する。いま、バイト０の位置の
読出し動作について説明すると、読出しデータバ
イト記憶フリツプフロツプRDBT0が“１”のと
き、アンドゲート９が開き主記憶装置からの読出
しデータのうちバイト０のデータがアンドゲート
９およびオアゲート１０を経て読出しデータレジ
スタ１１のバイト０の位置にセツトされる。この
ときRDBT０の出力“１”がインバータ７で反転
されて“０”となりアンドゲート８を閉じるので
OVWモードフラグ６の値に左右されず、常に読
出しデータが読出しデータレジスタ１１にセツト
される、次に読出しデータバイト記憶フリツプフ
ロツプRDBT０が“０”のとき、アンドゲート９
が閉じるので主記憶装置からの読出しデータは読
出しデータレジスタ１１にセツトされない。
RDBT０が“０”のとき、OVWモードフラグ５
の値によつて読出しデータレジスタ１１の内容は
次の２通りにされる。即ち。、OVWモードフラグ
５が“１”のときアンドゲート８が開くので、読
出しデータレジスタ１１のバイト０の値が再び読
出しデータレジスタ１１にセツトされる。つまり
読出しデータレジスタ１１の内容は変化しない。
一方、OVWモードフラグ５が“０”のときはア
ンドゲート８が閉じるので、アンドゲート８，９
の両方が閉じることになり、読出しデータレジス
タ１１へのデータ入力は“０”となり、読出しデ
ータレジスタ１１はゼロクリアされる。以上の動
作を表にまとめると第３図のようになる。次に主
記憶装置上のバウンダリーを越えて存在するデー
タの編集動作について説明する。第２図１は主記
憶装置上のデータの配列の様子を示し、アドレス
ｎの上位２バイトＡ，Ｂとアドレスｎ＋１の下位
２バイトＣ，Ｄを読出しデータレジスタ１１上に
編集するものとする。まず、メモリアドレスレジ
スタ１の下位２ビツトを“10”、アクセス方向指
定部２を“１”、データ長指定部３を“２”とす
る。これにより読出しデータバイト位置作成回路
４は読出しデータバイト記憶フリツプフロツプ６
のうちRDBT０，１を“１”に、RDBT２，３を
“１”にセツトする。これにより読出しデータレ
ジスタ１１の上位２バイト位置にのみ読出しデー
タＡ，Ｂがセツトされ、読出しデータレジスタ１
１の内容は第２図２のようになる。次のメモリア
クセス時にはメモリアドレスレジスタ１の下位２
ビツトを“00”、アクセス方向指定部２を“１”、
データ長指定部３を“２”とする。さらにOVW
モードフラグ５を“１”とする。読出しデータバ
イト位置作成回路４では読出しデータバイト記憶
フリツプフロツプ６のうちRDBT０，１を“１”
に、RDBT２，３を“０”にセツトする。これに
より読出しデータレジスタ１１の下位２バイト位
置に次の読出しデータＣ，Ｄがセツトされる。こ
のときOVWモードフラグ５が“１”であるから
読出しデータレジスタ１１の上位２バイト位置の
データは元のままで変更されない。従つて、読出
しデータレジスタ１１の内容は第２図３のように
なる。次に読出しデータレジスタ１１の内容をシ
フトさせれば第２図４のようになり、アドレスｎ
の上位２バイトＡ，Ｂとアドレスｎ＋１の下位２
バイトＣ，Ｄとが読出しデータレジスタ１１上に
編集される。
第１図は本発明による実施例のデータ読出し制御
回路である。第１図において、１はメモリアドレ
スレジスタ、２はメモリアクセス時の読出し方向
を示すアクセス方向指定部、３はメモリから読出
すべきデータ長を指定するデータ長指定部、４は
メモリから読出すべきデータバイト位置を作成す
る読出しデータバイト位置作成回路、５は読出し
データバイト以外のデータバイト位置について後
述する読出しデータレジスタ１１内の対応するデ
ータバイトをゼロクリアするか、または変化させ
ずにおくかを指示するオーバーライト（over
write）モードフラグ（OVW）、６は読出すべき
データバイト位置を記憶する読出しデータバイト
記憶フリツプフロツプ（RDBT０〜３）、７はイ
ンバータ、８，９はアンドゲート、１０はオアゲ
ート、１１は読出しデータレジスタである。実施
例において主記憶装置４は４バイトバウンダリー
であり、４バイト単位でデータが読出される。そ
のためメモリアドレスレジスタ１の下位２ビツト
がバウンダリーの中での先頭バイト位置を示す。
アクセス方向指定部２は、例えば１のときアドレ
スの増加方向、０のとき減少方向を指定するよう
にされる。読出しデータバイト位置作成回路４は
メモリアドレスレジスタ１の下位２ビツト、アク
セス方向指定部２、データ長指定部３の内容は基
づき必要とするデータバイト位置を作成し、読出
しデータバイト記憶フリツプフロツプ（RDBT０
〜３）６をセツトする。例えば、メモリアドレス
レジスタ１の下位２ビツトが“00”、アクセス方
向指定部２が“１”、データ長指定部３が“２”
のとき、読出しデータバイト位置作成回路４は、
読出しデータバイト記憶フリツプフロツプ６のう
ちRDBT０およびRDBT１をオンにセツトする。
読出しデータレジスタ１１へのデータ書込み回路
について第１図ではバイト０の位置のみ示してあ
るが、他のバイト１〜３についてもバイト０と同
様な回路構成を有する。いま、バイト０の位置の
読出し動作について説明すると、読出しデータバ
イト記憶フリツプフロツプRDBT0が“１”のと
き、アンドゲート９が開き主記憶装置からの読出
しデータのうちバイト０のデータがアンドゲート
９およびオアゲート１０を経て読出しデータレジ
スタ１１のバイト０の位置にセツトされる。この
ときRDBT０の出力“１”がインバータ７で反転
されて“０”となりアンドゲート８を閉じるので
OVWモードフラグ６の値に左右されず、常に読
出しデータが読出しデータレジスタ１１にセツト
される、次に読出しデータバイト記憶フリツプフ
ロツプRDBT０が“０”のとき、アンドゲート９
が閉じるので主記憶装置からの読出しデータは読
出しデータレジスタ１１にセツトされない。
RDBT０が“０”のとき、OVWモードフラグ５
の値によつて読出しデータレジスタ１１の内容は
次の２通りにされる。即ち。、OVWモードフラグ
５が“１”のときアンドゲート８が開くので、読
出しデータレジスタ１１のバイト０の値が再び読
出しデータレジスタ１１にセツトされる。つまり
読出しデータレジスタ１１の内容は変化しない。
一方、OVWモードフラグ５が“０”のときはア
ンドゲート８が閉じるので、アンドゲート８，９
の両方が閉じることになり、読出しデータレジス
タ１１へのデータ入力は“０”となり、読出しデ
ータレジスタ１１はゼロクリアされる。以上の動
作を表にまとめると第３図のようになる。次に主
記憶装置上のバウンダリーを越えて存在するデー
タの編集動作について説明する。第２図１は主記
憶装置上のデータの配列の様子を示し、アドレス
ｎの上位２バイトＡ，Ｂとアドレスｎ＋１の下位
２バイトＣ，Ｄを読出しデータレジスタ１１上に
編集するものとする。まず、メモリアドレスレジ
スタ１の下位２ビツトを“10”、アクセス方向指
定部２を“１”、データ長指定部３を“２”とす
る。これにより読出しデータバイト位置作成回路
４は読出しデータバイト記憶フリツプフロツプ６
のうちRDBT０，１を“１”に、RDBT２，３を
“１”にセツトする。これにより読出しデータレ
ジスタ１１の上位２バイト位置にのみ読出しデー
タＡ，Ｂがセツトされ、読出しデータレジスタ１
１の内容は第２図２のようになる。次のメモリア
クセス時にはメモリアドレスレジスタ１の下位２
ビツトを“00”、アクセス方向指定部２を“１”、
データ長指定部３を“２”とする。さらにOVW
モードフラグ５を“１”とする。読出しデータバ
イト位置作成回路４では読出しデータバイト記憶
フリツプフロツプ６のうちRDBT０，１を“１”
に、RDBT２，３を“０”にセツトする。これに
より読出しデータレジスタ１１の下位２バイト位
置に次の読出しデータＣ，Ｄがセツトされる。こ
のときOVWモードフラグ５が“１”であるから
読出しデータレジスタ１１の上位２バイト位置の
データは元のままで変更されない。従つて、読出
しデータレジスタ１１の内容は第２図３のように
なる。次に読出しデータレジスタ１１の内容をシ
フトさせれば第２図４のようになり、アドレスｎ
の上位２バイトＡ，Ｂとアドレスｎ＋１の下位２
バイトＣ，Ｄとが読出しデータレジスタ１１上に
編集される。
以上のように本発明によれば中央処理装置から
主記憶装置内のデータを複数バイト単位で読出す
システムにおいて複数バイト単位のデータのうち
中央処理装置の必要とするデータバイトを指定す
る手段と、必要とするデータバイトの位置を記憶
する手段とをそなえ、必要とするデータのみを読
出しデータレジスタにセツトするようにしたの
で、データの編集が非常に容易になり、中央処理
装置の性能の向上を計れる利点を有する。
主記憶装置内のデータを複数バイト単位で読出す
システムにおいて複数バイト単位のデータのうち
中央処理装置の必要とするデータバイトを指定す
る手段と、必要とするデータバイトの位置を記憶
する手段とをそなえ、必要とするデータのみを読
出しデータレジスタにセツトするようにしたの
で、データの編集が非常に容易になり、中央処理
装置の性能の向上を計れる利点を有する。
第１図は本発明の実施例のデータ読出し制御回
路、第２図は本発明による実例のデータ編集方法
を示す図、第３図はOVWモードフラグと読出し
データバイト記憶フリツプフロツプとデータレジ
スタの内容との関係を示す図である。 第１図において、１はメモリアドレスレジス
タ、２はアクセス方向指定部、３はデータ長指定
部、４は読出しデータバイト位置作成回路、５は
OVWモードフラグ、６は読出しデータバイト記
憶フリツプフロツプ、１１は読出しデータレジス
タである。
路、第２図は本発明による実例のデータ編集方法
を示す図、第３図はOVWモードフラグと読出し
データバイト記憶フリツプフロツプとデータレジ
スタの内容との関係を示す図である。 第１図において、１はメモリアドレスレジス
タ、２はアクセス方向指定部、３はデータ長指定
部、４は読出しデータバイト位置作成回路、５は
OVWモードフラグ、６は読出しデータバイト記
憶フリツプフロツプ、１１は読出しデータレジス
タである。
Claims (1)
- １ 中央処理装置から主記憶装置内のデータを複
数バイト単位で読出す記憶制御システムにおい
て、該複数バイト単位のデータのうち中央処理装
置の必要とするデータバイトを、メモリアドレス
の下位数ビツトとメモリアクセス方向と、読出す
べきデータ長とにもとづいて指定する手段と、該
指定手段により指定された必要とするデータバイ
トの位置を記憶する手段と、主記憶装置から読出
したデータをセツトする上記複数バイト幅の読出
しデータレジスタと、該読出しデータレジスタの
各バイト位置対応に設けられたゲート手段とをそ
なえ、主記憶装置内のデータを読出したとき上記
データバイト位置記憶手段の記憶内容に基づき、
必要とするデータのみを上記ゲート手段を介して
読出しデータレジスタにセツトするよう構成する
とともに、上記指定手段により指定されなかつた
データバイト位置の上記ゲート手段に対して、対
応する読出しデータレジスタ内のデータバイトを
ゼロクリアするか、または変化させずにおくかを
指示する手段を設けたことを特徴とするデータ読
出し制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP950078A JPS54102928A (en) | 1978-01-31 | 1978-01-31 | Data reading out control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP950078A JPS54102928A (en) | 1978-01-31 | 1978-01-31 | Data reading out control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54102928A JPS54102928A (en) | 1979-08-13 |
| JPS6127780B2 true JPS6127780B2 (ja) | 1986-06-27 |
Family
ID=11721949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP950078A Granted JPS54102928A (en) | 1978-01-31 | 1978-01-31 | Data reading out control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54102928A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113166A (en) * | 1980-12-29 | 1982-07-14 | Fujitsu Ltd | Data processor |
| US4586130A (en) * | 1983-10-03 | 1986-04-29 | Digital Equipment Corporation | Central processing unit for a digital computer |
-
1978
- 1978-01-31 JP JP950078A patent/JPS54102928A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| IBM MAINTENANCE LIBRARY=1973 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54102928A (en) | 1979-08-13 |
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