JPH0122941B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、入出力装置と主記憶装置との間に介
在し、入出力装置との間ではバイト単位で、主記
憶装置との間ではワード単位でデータの転送授受
を行なうデータ転送制御装置（データチヤネル装
置）に関するものである。

データチヤネル装置は入出力装置と主記憶装置
との間に介在し、それら装置間でのデータ転送授
受を制御すべく機能するが、それら装置各々で取
り扱うデータの単位が異なる場合には何等かの規
約が必要である。即ち、入出力装置で取り扱うデ
ータがバイト単位である一方、主記憶装置でのそ
れがワード単位である場合にはバイト単位データ
の主記憶装置への記憶順序方向および主記憶装置
からのワードデータの入出力装置へのバイト単位
送出順序方向は適当に予め定められていなければ
ならないということである。通常主記憶装置から
読出したワードデータは、上位バイト位置から下
位バイト位置に向かつてバイトデータが順次入出
力装置に送出される一方、ワードデータの記憶に
おいても同様に入出力装置から上位バイト位置か
ら下位バイト位置に向かつてバイトデータが順次
送られて来てワードデータを構成し記憶されるよ
うになつている。勿論これとは逆に下位バイト位
置から上位バイト位置に向かつてバイトデータを
読み出したり、記憶せしめるようにすることも可
能である。

第１図はデータチヤネル装置（DCH）を含む
データ処理システムのシステム構成を示したもの
である。これによるとデータチヤネル装置３は中
央制御装置（CC）２からのスタート入出力命令
により制御動作を開始し、自ら主記憶装置
（MM）１におけるチヤネル装置番号対応の固定
メモリアドレスよりコマンドアドレスワード
（CAW）を読み出すようにされる。コマンドアド
レスワードの内容はチヤネル制御語（CCW）の
主記憶装置１上における格納メモリアドレスとさ
れ、このメモリアドレスにもとづき間接的にチヤ
ネル制御語が読み出されるようになつている。第
２図は主記憶装置１上におけるコマンドアドレス
ワードとチヤネル制御語（本例では２ワード構
成）の格納メモリアドレス関係を示している。第
３図ａに示す如くメモリアドレスＡにおける格納
内容はチヤネル制御語の先頭メモリアドレスＢと
されていることから、メモリアドレスＢ、Ｂ＋１
よりチヤネル制御語CCW０，CCW１が読み出さ
れるものである。第３図ｂ，ｃはそれらチヤネル
制御語CCW０，CCW１のデータフオーマツトを
示したもので、読出、書込等を指定するコマンド
識別（CMC）部分、DCH動作のバリエーシヨン
を指定するフラグ（FLG）部分、データ転送量
（WC）部分、主記憶装置上のデータ転送開始ア
ドレス（DA）部分、主記憶装置上のデータ転送
開始バイト位置指定（SBC）部分などの制御情
報よりなる。データチヤネル装置はこれら制御情
報にもとづき入出力装置（IO）４と主記憶装置
１との間のデータ転送授受を制御しているわけで
ある。

第４図は１ワードが４バイトよりなる場合での
バイト位置とそれら各バイト位置に割付される
SBCとの関係を示している。図示の如く31〜24
ビツト位置（最上位バイト位置）、23〜16ビツト
位置、15〜８ビツト位置、７〜０ビツト位置（最
下位バイト位置）にはそれぞれ０，３，２，１の
SBCが割付されているものである。SBCが指定
された場合での主記憶装置１上におけるバイト単
位データの読出時の順序方向および記憶時の順序
方向は例えば以下のようである。

即ち、第５図ａはSBCの値が０である場合で
の読出時および記憶時の順序方向を示したもので
ある。本例の場合には予め上位バイト位置から下
位バイト位置に向かつてバイト単位にデータが読
出され、また、記憶されるようになつている。し
たがつて、CMCが書込モードである場合にはデ
ータチヤネル装置は先ずメモリアドレスDAにお
けるデータ１ワードを読み出しバツフアに蓄え次
にバツフアレジスタの最上位バイト位置よりバイ
トデータを取り出し入出力装置へ転送し、以降下
位バイト位置に向かつて順次バイトデータを転送
するようになつている。メモリアドレスDAでの
１ワードデータの転送が終了すれば、メモリアド
レスをWCによつて指定された分だけ順次更新す
る度に同様な主記憶装置からの読出および入出力
装置への転送が行なわれるわけである。また、
CMCが読出モードである場合は入出力装置から
のバイトデータは先ずデータチヤネル装置内バツ
フアレジスタの最上位バイト位置に蓄えた後、以
降下位バイト位置に向かつて順次蓄え、１ワード
を構成すると主記憶装置へ記憶させる。メモリア
ドレスでのデータ記憶が終了すれば、メモリアド
レスをWCによつて指定された分だけ順次更新し
つつ同様な記憶制御が行なわれるものである。第
５図ｂはSBCの値が３の場合での読出および記
憶の順序方向を示したものであるが、これについ
ては第５図ａに示す場合より明らかであるので特
に説明は要しない。なお、第５図ａ，ｂにおいて
○中の数字はバイト単位データの読出および記憶
の順序を示す。

以上のように従来にあつては主記憶装置の１ワ
ード上におけるバイト単位データの読出および記
憶の順序方向は上位バイト位置から下位バイト位
置方向か、またはその逆の方向に固定されている
わけであるが、順序方向が固定的である場合には
互換性の点で問題があるというものである。とい
うのは、読出および記憶の順序方向が相互に逆で
あるデータ処理システムを想定すれば、一方のデ
ータ処理システムの入出力装置で記録された記録
媒体を他方のデータ処理システムで読み出す際は
データの順序方向が全く逆となりデータとしての
用を全くなさなくなるからである。入出力装置が
通信制御装置であるような場合には他のデータ処
理システムとはそのままでは接続し得ないもので
ある。

本発明の目的は、記憶装置の１ワード上におけ
るバイト単位データの読出および記憶の順序を任
意の方向に設定可とするデータ転送制御装置を供
するにある。

この目的のため本発明は、チヤネル制御語中に
新たにデータ編集順序制御フラグを設け、このフ
ラグの状態によつて記憶装置の１ワード上におけ
るバイト単位データの読出および記憶の順序方向
を制御するようにしたものである。

以下、本発明を第６図から第９図により説明す
る。

先ず第６図ａ，ｂは本発明に係るチヤネル制御
語CCW０，CCW１のデータフオーマツトの一例
を示したものである。第３図ｂ，ｃに示すものと
実質的に異なるところはチヤネル制御語CCW０
に新たに１ビツトデータとしてデータ編集順序制
御フラグ（BPF）が設けられていることである。
このフラグがセツト状態にあるかリセツト状態に
あるかによつて順序方向が制御されるが、ここで
仮にリセツト状態にある場合の順序方向が上位バ
イト位置から下位バイト位置に向かう方向とすれ
ば、セツト状態にある場合での順序方向は下位バ
イト位置から上位バイト位置に向かう方向として
規定されることになる。第７図は順序方向が下位
バイト位置から上位バイト位置方向とされた場合
でのバイト位置とSBCとの関係を示しているが、
SBCの値が０、２であれば読出および記憶の順
序はそれぞれ第８図ａ，ｂに示す如くになること
はこれまでの説明より推して明らかである。ま
た、順序方向が上位バイト位置から下位バイト位
置に向かう方向の場合は第４図、第５図ａ，ｂで
説明した通りである。ここで注意すべきことは順
序方向が逆となれば、バイト位置に割付される
SBCの値も第４図、第７図より明らかなように
変化するということである。したがつて、順序方
向を制御する場合にはこのことも考慮されなけれ
ばならない。

第９図は本発明に係るデータチヤネル装置の要
部を一例として抽出図示したものである。２ワー
ドのチヤネル制御語のうち本発明に直接関係する
のはCCW０だけであるから、これに含まれる制
御情報にもとづきデータの転送制御を行なわんと
するものである。この制御において最も重要なこ
とはバイト位置選択信号を如何にして発生せしめ
るかである。

バイト位置選択信号BP０〜BP３はSBCの２ビ
ツトデータとBPFの１ビツトデータより容易に
発生し得る。即ち、CCW０に含まれるSBCの２
ビツトデータはそれぞれ４進ダウンカウンタを構
成するフリツプフロツプ５，６にプリセツトさ
れ、フリツプフロツプ５，６の出力はアンドゲー
ト（２入力否定、１入力否定をも含む）９〜１２
でデコードされるようになつている。アンドゲー
ト９〜１２はそれぞれフリツプフロツプ５，６の
出力が０、１、２、３である場合のみその旨のデ
コード出力を出力するようになつているものであ
る。ここでBPFの１ビツトデータがセツトされ
ているフリツプフロツプ７の出力をゲート制御信
号としてアンドゲート（１入力否定をも含む）１
３〜１６、１７〜２０に図示の如くに入力せしめ
る一方、第４図および第７図に示すバイト位置と
SBCとの関係を考慮しアンドゲート９〜１２の
出力をアンドゲート１３〜２０に所定の関係で入
力せしめるようにすれば、目的とするバイト位置
選択信号BP０〜BP３がそれぞれオアゲート２１
〜２４より得られることになる。この場合バイト
位置選択信号BP０〜BP３はそれぞれ主記憶装置
の１ワード上における31〜24ビツト位置、７〜０
ビツト位置、15〜８ビツト位置、23〜16ビツト位
置を選択するゲート制御信号として使用される。

ところで一般にデータチヤネル装置においては
主記憶装置との間でのデータ転送は１ワード容量
のバツフアレジスタ３４を介して、また、入出力
装置との間でのデータ転送は１バイト容量のバツ
フアレジスタ３５を介して行なわれるようになつ
ている。したがつて、これらバツフアレジスタ３
４，３５間でバイト単位データの読出および記憶
の順序方向が制御されるようになつている。
CMCが書込モードである場合主記憶装置よりワ
ード単位で読み出されたデータは一旦バツフアレ
ジスタ３４に記憶された後バイト単位でバツフア
レジスタ３５を介して入出力装置に転送される
が、この場合での転送方向制御はCMCのモード
状態によつている。書込モードである場合にはフ
リツプフロツプ８はセツト状態にあることから、
アンドゲート２９〜３２およびオアゲート３３を
介し入出力装置方向にデータが転送可となつてい
るものである。しかしながら、バツフアレジスタ
３４における４バイトデータのうち、何れの順序
で転送されるかはバイト位置選択信号BP０〜BP
３によつているわけである。例えばSBCの値が
３であつて、BPFのデータ状態が“０”、即ちフ
リツプフロツプ７がリセツト状態にある場合は先
ずBP３，BP２，BP１の順でバイト位置選択信
号が順次出力され、これによりアンドゲート３０
〜３２が順次開かれることによつてメモリアドレ
スDA対応の３バイトデータが所定順に転送され
るものである。この後バツフアレジスタ３４には
メモリアドレスDA＋１対応の４バイトデータが
転送記憶されるが、これに対してはBP０，BP
３，BP２，BP１の順でバイト位置選択信号を順
次発生せしめることによつて所定順に４バイトデ
ータを転送し得る。以下最終メモリアドレスに至
るまでメモリアドレスを更新する度にメモリアド
レスDA＋１の場合と同様な制御を行なえばよい
ものである。

また、SBCの値が３であつて、フリツプフロ
ツプ７がセツト状態には先ずBP２，BP３，BP
０、したがつてアンドゲート３１，３０，２９が
順次開かれてメモリアドレスDA対応の３バイト
データが所定順に転送されることになる。この後
はWCによつて指定された分の最終メモリアドレ
スに至るまでメモリアドレスを更新する度にBP
１，BP２，BP３，BP０のバイト位置選択信号
を順次発生せしめるようにするものである。１バ
イトのデータが転送終了する度に既述のダウンカ
ウンタを１カウントダウンすれば、所望通りのバ
イト位置選択信号が順次発生されるわけである。

CMCが書込モードである場合は以上のようで
あるが、読出モードである場合には入出力装置か
らのバイトの単位のデータはバツフアレジスタ３
５を介してバツフアレジスタ３４に一旦記憶され
た後ワード単位で主記憶装置に記憶される。即
ち、この場合にはフリツプフロツプ８がリセツト
状態にあることから、入出力装置からのバイト単
位データはバツフアレジスタ３５、アンドゲート
（１入力否定）２５〜２８、バツフアレジスタ３
４を介し主記憶装置に記憶されるようになつてい
るものである。この場合にも４バイト容量のバツ
フアレジスタ３４の何れのバイト位置に入出力装
置より時系列に転送されてくるバイト単位データ
が一時的に如何なる態様で記憶せしめられるかは
バイト位置選択信号によつている。例えばSBC
の値が３であつて、フリツプフロツプ７がセツト
状態にある場合を想定すると、メモリアドレス
DAに対して書込のアクセスが実行される直前に
おいては、BP２，BP３，BP０のバイト位置選
択信号が順次発生され、したがつてアンドゲート
２７，２６，２５が順次開かれて３バイトデータ
が所定順にバツフアレジスタ３４に記憶されるも
のである。メモリアドレスDAに対してそれら３
バイトデータが記憶せしめられた後はWCによつ
て指定された分の最終メモリアドレスに至るまで
メモリアドレスを更新する度にBP１，BP２，
BP３，BP０のバイト位置選択信号を順次発生せ
しめればよいものである。

以上説明したように本発明は、チヤネル制御語
中にデータ編集順序制御フラグを設け、このフラ
グの状態如何によつて主記憶装置より読み出され
たワードデータのバイト単位による入出力装置方
向への転送順序と入出力装置から主記憶装置へ転
送されるバイトデータのワードデータ上における
記憶位置順序とを制御するようにしたものであ
る。本発明によれば、バイト単位のデータはデー
タ編集順序制御フラグにより全く逆の順序で入出
力装置方向へ転送され、また、ワードデータを構
成する際は全く逆の位置順序で記憶されることも
可能とされるから、従来見受けられていた欠点は
解消されるという効果がある。

【図面の簡単な説明】

第１図は、データチヤネル装置を含むデータ処
理システムのシステム構成を示す図、第２図は、
データチヤネル装置が主記憶装置より読み出すチ
ヤネルコマンドワードとチヤネル制御語の格納メ
モリアドレス関係を示す図、第３図ａ，ｂ，ｃは
それぞれコマンドアドレスワード（CAW）、チヤ
ネル制御語CCW０，CCW１のデータフオーマツ
トを示す図、第４図は、１ワードが４バイトより
なる場合に各バイト位置に対して割付されるデー
タ転送開始バイト位置指定制御情報（SBC）と
そのバイト位置との関係を示す図、第５図ａ，
ｂ，は、SBCの値がそれぞれ０、３とされた場
合での主記憶装置上におけるバイト単位データの
読出順序と記憶順序を示す図、第６図ａ，ｂは、
それぞれ本発明に係るチヤネル制御語CCW０，
CCW１のデータフオーマツトを示す図、第７図
は、バイト単位データの読出および記憶の順序が
逆とされる場合に各バイト位置に対して割付され
るSBCとそのバイト位置との関係を示す図、第
８図ａ，ｂは、バイト単位データの読出および記
憶の順序が逆とされる場合においてSBCの値が
それぞれ０、２とされたときの主記憶装置上にお
けるバイト単位データの読出順序と記憶順序を示
す図、第９図は本発明に係るデータチヤネル装置
の要部を一例として抽出して示す図である。 ５〜８…フリツプフロツプ、９〜２０，２５〜
３２…アンドゲート、２１〜２４，３３…オアゲ
ート、３４，３５…バツフアレジスタ。

Claims (1)

【特許請求の範囲】
1. １ 入出力装置と主記憶装置との間に介在し、該
   主記憶装置より読み出されたチヤネル制御語に示
   される制御内容に従い上記入出力装置との間では
   バイト単位で、上記主記憶装置との間ではワード
   単位でデータの転送授受を行なうデータ転送制御
   装置において、チヤネル制御語内にデータ編集順
   序制御フラグを設け、該フラグの設定有無によつ
   て主記憶装置より読み出されたワードデータのバ
   イト単位による入出力装置方向への転送順序と、
   入出力装置から主記憶装置へ転送されるバイトデ
   ータのワードデータ上での記憶位置順序とを制御
   する手段を設けたことを特徴とするデータ転送制
   御装置。