JPH0352880B2 - - Google Patents
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- Publication number
- JPH0352880B2 JPH0352880B2 JP60057034A JP5703485A JPH0352880B2 JP H0352880 B2 JPH0352880 B2 JP H0352880B2 JP 60057034 A JP60057034 A JP 60057034A JP 5703485 A JP5703485 A JP 5703485A JP H0352880 B2 JPH0352880 B2 JP H0352880B2
- Authority
- JP
- Japan
- Prior art keywords
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- information
- memory
- expansion processing
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 238000001514 detection method Methods 0.000 claims description 10
- 238000012217 deletion Methods 0.000 description 9
- 230000037430 deletion Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 239000000203 mixture Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Image Processing (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、表示情報を画素情報に展開する画素
展開処理部と、該画素展開処理部より出力される
画素情報を格納する画素メモリを備え、該画素メ
モリの画素情を表示装置やプリンタに出力する表
示制御装置に係り、特に画素メモリ内の情報に対
し、新たに表示情報により削除、反転あるいは合
成する場合の、画素メモリの画素情報の設定に好
適な制御手段に関する。
展開処理部と、該画素展開処理部より出力される
画素情報を格納する画素メモリを備え、該画素メ
モリの画素情を表示装置やプリンタに出力する表
示制御装置に係り、特に画素メモリ内の情報に対
し、新たに表示情報により削除、反転あるいは合
成する場合の、画素メモリの画素情報の設定に好
適な制御手段に関する。
一般に表示制御装置は、文字情報の外、図形情
報や画像情報などを表示装置やプリンタに出力す
るために、該表示装置やプリンタへの画素情報を
格納する画素メモリが設けられる。
報や画像情報などを表示装置やプリンタに出力す
るために、該表示装置やプリンタへの画素情報を
格納する画素メモリが設けられる。
第２図はこの種の装置の構成例を示したもので
ある。第２図において、上位システテム３１から
インタフエイス３２を介し入力された表示情報
は、バス３８を介しデータメモリ３３に格納され
る。画素展開処理部３５は、データメモリ３３か
らバス３８を介して入力した表示情報を画素情報
に展開し、バス３８を介し画素メモリ３４に一担
格納する。画素メモリ３４の画素情報は、その後
表示装置CRT３６、プリンタPR３７等に出力さ
れる。
ある。第２図において、上位システテム３１から
インタフエイス３２を介し入力された表示情報
は、バス３８を介しデータメモリ３３に格納され
る。画素展開処理部３５は、データメモリ３３か
らバス３８を介して入力した表示情報を画素情報
に展開し、バス３８を介し画素メモリ３４に一担
格納する。画素メモリ３４の画素情報は、その後
表示装置CRT３６、プリンタPR３７等に出力さ
れる。
かかる表示制御装置において、画素メモリ３４
内の画素情報に対し、さらにデータメモリ３３か
ら画素展開処理部３５により読出され、画素展開
された表示情報により、削除、反転あるいは合成
を行う場合を考えてみる。
内の画素情報に対し、さらにデータメモリ３３か
ら画素展開処理部３５により読出され、画素展開
された表示情報により、削除、反転あるいは合成
を行う場合を考えてみる。
なお、削除とは画素メモリ３４内の情報を画素
展開処理部３５より出力される画素情報により消
去することであり、例えば第３図に示すように画
素メモリ情報１と画素展開処理部出力画素情報２
をビツト対応にAND演算した結果３を前記画素
メモリ内の同一アドレスに格納することである。
反転とは画素メモリ３４内の情報を画素展開処理
部３５より出力される画素情報により０ならば１
に、１ならば０に逆の値とすることであり、例え
ば第３図に示すように画素メモリ内情報１と画素
展開処理部出力画素情報２をビツト対応に排他
OR（EOR）演算した結果４を前記画素メモリ内
の同一アドレスに格納することである。合成とは
画素メモリ３４内の情報に画素展開処理部３５よ
り出力される画素情報を重ね合せることであり、
例えば第３図に示すように画素メモリ内情報１と
画素展開処理部出力画素情報２をビツト対応に
OR演算した結果５を前記画素メモリ内の同一ア
ドレスに格納することである。第３図において、
ケース１は画素展開処理部３５より出力される画
素情報２に“０”と“１”がいずれも含まれる場
合、ケース２は全て“０”である場合、ケース３
は全て“１”である場合を示している。
展開処理部３５より出力される画素情報により消
去することであり、例えば第３図に示すように画
素メモリ情報１と画素展開処理部出力画素情報２
をビツト対応にAND演算した結果３を前記画素
メモリ内の同一アドレスに格納することである。
反転とは画素メモリ３４内の情報を画素展開処理
部３５より出力される画素情報により０ならば１
に、１ならば０に逆の値とすることであり、例え
ば第３図に示すように画素メモリ内情報１と画素
展開処理部出力画素情報２をビツト対応に排他
OR（EOR）演算した結果４を前記画素メモリ内
の同一アドレスに格納することである。合成とは
画素メモリ３４内の情報に画素展開処理部３５よ
り出力される画素情報を重ね合せることであり、
例えば第３図に示すように画素メモリ内情報１と
画素展開処理部出力画素情報２をビツト対応に
OR演算した結果５を前記画素メモリ内の同一ア
ドレスに格納することである。第３図において、
ケース１は画素展開処理部３５より出力される画
素情報２に“０”と“１”がいずれも含まれる場
合、ケース２は全て“０”である場合、ケース３
は全て“１”である場合を示している。
従来、かかる削除、反転あるいは合成を行う場
合、新たに画素展開処理部３５より出力された画
素情報の内容に関係なく、画素メモリ３４の内容
を読出し、画素展開処理部３５より出力された画
素情報により削除、反転あるいは合成を行い、そ
の後画素メモリ３４の同一アドレスに格納してい
た。このために必要に手順は、まず画素メモリ３
４から１ワードを読出し、次にデータメモリ３３
から読出した表示情報を画素情報に展開し、次に
画素メモリ３４から読出した１ワードに対し削
除、反転あるいは合成を行い、しかる後に画素メ
モリ３４に格納するとなる。
合、新たに画素展開処理部３５より出力された画
素情報の内容に関係なく、画素メモリ３４の内容
を読出し、画素展開処理部３５より出力された画
素情報により削除、反転あるいは合成を行い、そ
の後画素メモリ３４の同一アドレスに格納してい
た。このために必要に手順は、まず画素メモリ３
４から１ワードを読出し、次にデータメモリ３３
から読出した表示情報を画素情報に展開し、次に
画素メモリ３４から読出した１ワードに対し削
除、反転あるいは合成を行い、しかる後に画素メ
モリ３４に格納するとなる。
しかしながら、第３図のケース２およびケース
３に示すように、上記削除、反転あるいは合成を
行う場合に画素展開処理部出力画素情報２が全て
０、あるいは同画素展開処理部出力画素情報２が
全て２（反転は除く）の場合は、上記の手順によ
らず、画素展開処理部出力画素情報２より一義的
に結果を予測することが出来る。一般的に画素展
開処理部３５より出力される画素情報は全て０あ
るいは全て１であることが多いため、この場合、
上記従来の手続きを省略することが出来れば、画
素メモリ３４へのアクセス回数を減らすことが可
能となり高速な画素展開が可能となる。なお、こ
の種の表示制御装置として関連するものには、例
えば特開昭58−208868号が挙げられるが、削除、
反転あるいは合成の対象となる新たな画素情報が
全て０あるいは全て１である場合、画素メモリ３
４へのアクセス回数を減らすことの考慮はなされ
ていない。
３に示すように、上記削除、反転あるいは合成を
行う場合に画素展開処理部出力画素情報２が全て
０、あるいは同画素展開処理部出力画素情報２が
全て２（反転は除く）の場合は、上記の手順によ
らず、画素展開処理部出力画素情報２より一義的
に結果を予測することが出来る。一般的に画素展
開処理部３５より出力される画素情報は全て０あ
るいは全て１であることが多いため、この場合、
上記従来の手続きを省略することが出来れば、画
素メモリ３４へのアクセス回数を減らすことが可
能となり高速な画素展開が可能となる。なお、こ
の種の表示制御装置として関連するものには、例
えば特開昭58−208868号が挙げられるが、削除、
反転あるいは合成の対象となる新たな画素情報が
全て０あるいは全て１である場合、画素メモリ３
４へのアクセス回数を減らすことの考慮はなされ
ていない。
本発明の目的は、画素メモリを有し、該メモリ
内の画素情報に対し、画素展開処理部より出力さ
れる新たな画素情報により削除、反転あるいは合
成するように制御される表示制御装置において、
画素展開処理部より出力される新たな画素情報の
内容が全て０かあるいは全て１の場合、画素メモ
リへのアクセス回数を減らし、より高速な画素展
開処理を可能にすることにある。
内の画素情報に対し、画素展開処理部より出力さ
れる新たな画素情報により削除、反転あるいは合
成するように制御される表示制御装置において、
画素展開処理部より出力される新たな画素情報の
内容が全て０かあるいは全て１の場合、画素メモ
リへのアクセス回数を減らし、より高速な画素展
開処理を可能にすることにある。
本発明は、画素展開処理部より出力される新た
な画素情報の内容が全て０あるいは全て１かを検
出する画素情報0/1検出部を用意し、画素メモリ
に対するアクセス回数を減らし、画素展開処理部
を高速に行うことを特徴とするものである。
な画素情報の内容が全て０あるいは全て１かを検
出する画素情報0/1検出部を用意し、画素メモリ
に対するアクセス回数を減らし、画素展開処理部
を高速に行うことを特徴とするものである。
すなわち、新たな画素情報により画素メモリの
内容を削除する場合は、新たな画素情報が全て０
であれば、画素メモリの内容を読み出すことなく
無条件に画素メモリの内容を全て０とし、新たな
画素情報が全て１であれば、画素メモリへのアク
セスを行わないようにする。これは、新たな画素
情報が０のとき画素メモリの内容を削除する場合
であるが、新たな画素情報が１のとき画素メモリ
の内容を削除する場合は、逆の処理をとればよ
い。
内容を削除する場合は、新たな画素情報が全て０
であれば、画素メモリの内容を読み出すことなく
無条件に画素メモリの内容を全て０とし、新たな
画素情報が全て１であれば、画素メモリへのアク
セスを行わないようにする。これは、新たな画素
情報が０のとき画素メモリの内容を削除する場合
であるが、新たな画素情報が１のとき画素メモリ
の内容を削除する場合は、逆の処理をとればよ
い。
次に、新たな画素情報により画素メモリの内容
を反転する場合は、新たな画素情報が全て０であ
れば、画素メモリへのアクセスを行わないように
する。これは新たな画素情報が１のとき画素メモ
リの内容を反転する場合であるが、新たな画素情
報が０のとき反転する場合は逆の処理をとればよ
い。
を反転する場合は、新たな画素情報が全て０であ
れば、画素メモリへのアクセスを行わないように
する。これは新たな画素情報が１のとき画素メモ
リの内容を反転する場合であるが、新たな画素情
報が０のとき反転する場合は逆の処理をとればよ
い。
次に、新たな画素情報と画素メモリ内の情報と
を合成する場合は、新たな画素情報が全て０であ
れば、画素メモリへのアクセスは行わず、新たな
画素情報が全て１であれば、画素メモリの内容を
読出すことなく無条件に画素メモリの内容を全て
１とする。
を合成する場合は、新たな画素情報が全て０であ
れば、画素メモリへのアクセスは行わず、新たな
画素情報が全て１であれば、画素メモリの内容を
読出すことなく無条件に画素メモリの内容を全て
１とする。
以下、本発明の一実施例を第１図により説明す
る。本実施例においては、画素メモリ内の情報を
新たな画素情報により削除、反転あるいは合成す
るための機能は、第２図における画素メモリ３４
自体に設けてあるものとし、第１図に示す構成は
第２図における画素展開処理部３５に設けている
ものとする。また画素メモリ３４内の情報を新た
な画素情報により削除するのは新たな画素情報が
０の場合であり、反転するのは新たな画素情報が
１の場合とする。
る。本実施例においては、画素メモリ内の情報を
新たな画素情報により削除、反転あるいは合成す
るための機能は、第２図における画素メモリ３４
自体に設けてあるものとし、第１図に示す構成は
第２図における画素展開処理部３５に設けている
ものとする。また画素メモリ３４内の情報を新た
な画素情報により削除するのは新たな画素情報が
０の場合であり、反転するのは新たな画素情報が
１の場合とする。
第１図において、上位システムなどより削除要
求指示がなされたとき、画素情報１の内容が画素
情報0/1検出部２により全て０と認められると、
オール０（ALL0）信号２０により画素メモリ３
４に対する削除要求信号（DELREQ）２３が抑
止され、代りに画素メモリ３４に対し送出される
データ線上の画素情報１を無条件に書込むことを
指示する信号（NREQ）２２が送出される。画
素メモリ３４は、本信号（NREQ）２２を受取
つた場合、内部記憶情報を読出さず、画素展開処
理部３５から送出されたデータ線２６上の画素情
報１を受取り記憶する。一方、画素情報１の内容
が画素情報0/1検出部２により全て１と認められ
るとオール１（ALL1）信号２１により画素メモ
リ３４に対する削除要求信号（DELREQ）２３
が抑止され、画素メモリ３４に対するアクセスは
発生しない。
求指示がなされたとき、画素情報１の内容が画素
情報0/1検出部２により全て０と認められると、
オール０（ALL0）信号２０により画素メモリ３
４に対する削除要求信号（DELREQ）２３が抑
止され、代りに画素メモリ３４に対し送出される
データ線上の画素情報１を無条件に書込むことを
指示する信号（NREQ）２２が送出される。画
素メモリ３４は、本信号（NREQ）２２を受取
つた場合、内部記憶情報を読出さず、画素展開処
理部３５から送出されたデータ線２６上の画素情
報１を受取り記憶する。一方、画素情報１の内容
が画素情報0/1検出部２により全て１と認められ
るとオール１（ALL1）信号２１により画素メモ
リ３４に対する削除要求信号（DELREQ）２３
が抑止され、画素メモリ３４に対するアクセスは
発生しない。
なお、第３図のケース１のように、画素情報１
の内容が０と１の混在の場合、画素メモリ３４に
対する削除要求信号（DELREQ）２３が送出さ
れ、従来と同様の手順により削除が行われる。
の内容が０と１の混在の場合、画素メモリ３４に
対する削除要求信号（DELREQ）２３が送出さ
れ、従来と同様の手順により削除が行われる。
同様にして、反転要求指示あるいは合成要求指
示がなされたときにも画素情報0/1検出部２によ
り画素情報１の内容が調べられ、全て０あるいは
全て１であれば画素メモリ３４に対する各要求信
号が抑止され、画素メモリ３４に対するアクセス
が発生しないかあるいはNREQ信号２２による
無条件書込みが発生する。
示がなされたときにも画素情報0/1検出部２によ
り画素情報１の内容が調べられ、全て０あるいは
全て１であれば画素メモリ３４に対する各要求信
号が抑止され、画素メモリ３４に対するアクセス
が発生しないかあるいはNREQ信号２２による
無条件書込みが発生する。
本発明によれば、画素メモリを有する表示制御
装置において、画素メモリに対する不要な画素情
報の設定のためのアクセスを省くことが可能とな
り、高速な画素展開を行うことができ、かつ、バ
スの使用率を低下させることが可能になる。
装置において、画素メモリに対する不要な画素情
報の設定のためのアクセスを省くことが可能とな
り、高速な画素展開を行うことができ、かつ、バ
スの使用率を低下させることが可能になる。
第１図は本発明の一実施例の構成図、第２図は
本発明に用いる画素メモリを有する表示制御装置
の全体構成図、第３図は本発明に用いる画素メモ
リへの画素情報設定方法の説明図である。 １…画素情報、２…画素情報0/1検出部、３，
４…ANDゲート、５，６…インバータ、７…OR
ゲート、８〜１０…ANDゲート、２０…画素情
報オール０検出信号、２１…画素情報オール１検
出信号、２２…無条件書込み要求信号、２３…削
除要求書込み信号、２４…反転要求書込み信号、
２５…合成要求書込み信号、３３…データメモ
リ、３４…画素メモリ、３５…画素展開処理部。
本発明に用いる画素メモリを有する表示制御装置
の全体構成図、第３図は本発明に用いる画素メモ
リへの画素情報設定方法の説明図である。 １…画素情報、２…画素情報0/1検出部、３，
４…ANDゲート、５，６…インバータ、７…OR
ゲート、８〜１０…ANDゲート、２０…画素情
報オール０検出信号、２１…画素情報オール１検
出信号、２２…無条件書込み要求信号、２３…削
除要求書込み信号、２４…反転要求書込み信号、
２５…合成要求書込み信号、３３…データメモ
リ、３４…画素メモリ、３５…画素展開処理部。
Claims (1)
- １ 表示情報を画素情報に展開する画素展開処理
部と、前記画素展開処理部より出力される画素情
報を格納する画素メモリを備えている表示制御装
置において、前記画素展開処理部より出力される
画素情報が前記画素メモリへの格納単位長全てが
０もしくは全てが１の画素情報であることを検出
する検出手段と、前記画素メモリ内の情報を前記
画素展開処理部より出力される画素情報により削
除または反転しあるいは両画素情報を合成する場
合、前記検出手段の検出結果に従つて前記画素メ
モリへの画素情報の格納を制御する制御手段とを
設けたことを特徴とする表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057034A JPS61215584A (ja) | 1985-03-20 | 1985-03-20 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057034A JPS61215584A (ja) | 1985-03-20 | 1985-03-20 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61215584A JPS61215584A (ja) | 1986-09-25 |
| JPH0352880B2 true JPH0352880B2 (ja) | 1991-08-13 |
Family
ID=13044156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60057034A Granted JPS61215584A (ja) | 1985-03-20 | 1985-03-20 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61215584A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2120567A4 (en) * | 2007-01-18 | 2011-11-09 | Evolva Sa | PRODRUGS OF SUBSTITUTED 1,3-DIOXANES AND THEIR USES |
-
1985
- 1985-03-20 JP JP60057034A patent/JPS61215584A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61215584A (ja) | 1986-09-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |