JPS61280116A - 位相比較回路 - Google Patents
位相比較回路Info
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- JPS61280116A JPS61280116A JP60122909A JP12290985A JPS61280116A JP S61280116 A JPS61280116 A JP S61280116A JP 60122909 A JP60122909 A JP 60122909A JP 12290985 A JP12290985 A JP 12290985A JP S61280116 A JPS61280116 A JP S61280116A
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- terminal
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、論理回路の一種である位相比較回路に関す
るものである。
るものである。
第３図は信号の立下が９を比較するこの種従来の位相比
較回路を示すものでｈＤ、図において（１）は第１の比
較対象信号ａが１入力端に入力される第１の２入力ＮＡ
ＮＤゲー）、（２１は第２の比較対象信号すが１入力端
に入力される第２の２入力ＷＡＮＤゲート、（３１Ｕセ
ット信号Ｃが入力さするセット端子（３ａ）とリセット
信号ｇが入力されるリセット端子（３ｂ）と出力端子（
３Ｃ）とを有し、セット端子（３ａ）が上記第１の２入
力ＮＡＮＤグー） （１１の出力端に接続さｎたリセッ
ト優先の第１のフリップフロップ端子（３ｂ）となり、
出力端が上記２入力ＮＡＮＤゲー茎 ト（５Ａ）のＡ２入力端に接続された２入力ＮＡＮＤゲ
ートＣ，５Ｂ）とから構成されているものである。（４
）はセット信号ｄが入力されるセット端子（４ａ）とリ
セット信号ｇが入力されるリセット端子（４ｂ）と出力
端子（４Ｃ）とを有し、セット端子（４ａ）が上記第２
の２接続された２入力ＮＡＮＤゲー）（４Ｂ）とから構
成されているものである。（５）ハ上記第１の２入力Ｎ
ＡＮＤゲート（１）からの信号０と上記第１のフリップ
フロップ回路（３）からの信号ｅと上記第２の２入力Ｎ
ＡＮＤゲート（２）からの信号ｄと上記第２のフリップ
フロップ回路（４）からの信号ｆとが入力される４入力
ＮＡＮＤゲートで、その出力信号は第１及び第２のクリ
ップフロップ回路（３） （４１のリセット信号ｇにも
なるものである。（６）は上記第１の２入力ＮＡＮＤゲ
ート（１１からの信号Ｃと上記第１のフリップフロップ
回路（３）からの信号ｅと上記４入力ＮＡＮＤゲート寝 （５）からの信へか入力される第１の３入力ＮＡＮＤゲ
ートで、その出力信号りは上記第１の２入力ＮＡＮＤゲ
ート（１）の２入力端にも入力されているものである。
較回路を示すものでｈＤ、図において（１）は第１の比
較対象信号ａが１入力端に入力される第１の２入力ＮＡ
ＮＤゲー）、（２１は第２の比較対象信号すが１入力端
に入力される第２の２入力ＷＡＮＤゲート、（３１Ｕセ
ット信号Ｃが入力さするセット端子（３ａ）とリセット
信号ｇが入力されるリセット端子（３ｂ）と出力端子（
３Ｃ）とを有し、セット端子（３ａ）が上記第１の２入
力ＮＡＮＤグー） （１１の出力端に接続さｎたリセッ
ト優先の第１のフリップフロップ端子（３ｂ）となり、
出力端が上記２入力ＮＡＮＤゲー茎 ト（５Ａ）のＡ２入力端に接続された２入力ＮＡＮＤゲ
ートＣ，５Ｂ）とから構成されているものである。（４
）はセット信号ｄが入力されるセット端子（４ａ）とリ
セット信号ｇが入力されるリセット端子（４ｂ）と出力
端子（４Ｃ）とを有し、セット端子（４ａ）が上記第２
の２接続された２入力ＮＡＮＤゲー）（４Ｂ）とから構
成されているものである。（５）ハ上記第１の２入力Ｎ
ＡＮＤゲート（１）からの信号０と上記第１のフリップ
フロップ回路（３）からの信号ｅと上記第２の２入力Ｎ
ＡＮＤゲート（２）からの信号ｄと上記第２のフリップ
フロップ回路（４）からの信号ｆとが入力される４入力
ＮＡＮＤゲートで、その出力信号は第１及び第２のクリ
ップフロップ回路（３） （４１のリセット信号ｇにも
なるものである。（６）は上記第１の２入力ＮＡＮＤゲ
ート（１１からの信号Ｃと上記第１のフリップフロップ
回路（３）からの信号ｅと上記４入力ＮＡＮＤゲート寝 （５）からの信へか入力される第１の３入力ＮＡＮＤゲ
ートで、その出力信号りは上記第１の２入力ＮＡＮＤゲ
ート（１）の２入力端にも入力されているものである。
（７）は上記第２の２入力ＮＡＮＤゲート（２）からの
信号ｄと上記第２のフリップフロップ回路（４）からの
信号でと上記４人カーＡＮＤゲート（５）からの信号ｇ
とが入力される第２の３入力ＮＡＮＤゲートで。
信号ｄと上記第２のフリップフロップ回路（４）からの
信号でと上記４人カーＡＮＤゲート（５）からの信号ｇ
とが入力される第２の３入力ＮＡＮＤゲートで。
その出力信号１は上記第２の２入力ＮＡＮＤゲート（２
）の２入力端にも入力されているものである。（８）は
これら第１及び第２の３入力ＮＡＮＤゲート（６） （
７）からの信号り、１が入力されるトライステート回路
で、第１及び第２の３入力ＮＡＮＤゲー） （６１（７
１からの信号−１が共Ｋ ”Ｅ”レベルの時、高インピ
ーダンス状態となり、信号りが“Ｌ”レベルで信号１が
″Ｈ”レベルの時′″Ｈ＃Ｈ＃レベルし、信号りが−Ｈ
”１／ヘルテｔｊｔ ｉ カ＠１１’レベルの時＠ルベ
ルを出力するものである。
）の２入力端にも入力されているものである。（８）は
これら第１及び第２の３入力ＮＡＮＤゲート（６） （
７）からの信号り、１が入力されるトライステート回路
で、第１及び第２の３入力ＮＡＮＤゲー） （６１（７
１からの信号−１が共Ｋ ”Ｅ”レベルの時、高インピ
ーダンス状態となり、信号りが“Ｌ”レベルで信号１が
″Ｈ”レベルの時′″Ｈ＃Ｈ＃レベルし、信号りが−Ｈ
”１／ヘルテｔｊｔ ｉ カ＠１１’レベルの時＠ルベ
ルを出力するものである。
次にこの様に構成された位相比較回路の動作について説
明する。まず初期状態として４入力ＮＡＮＤゲート（５
）からの信号ｇが１Ｌ”レベルになり第１及び第２のフ
リップフロップ回路（３１（４１がリセットされて第１
及び第２のフリップフロップ回路（３１（４）からの信
号ｅ、 ｆが′″ＬＬルベルり第１及び第２の３入力Ｎ
ＡＮＤゲート（６）（７）からの信号り、１が″Ｈｍレ
ベルになっているものと仮定する。さらに、この位相比
較回路の状態が決定さｎた後第１及び第２の比較対象信
号ａ、ｂが共に１Ｌ＃レベルかう＠Ｈ”レベルに変化し
、第４園に示す状態１の状態になるものとする。この様
な状態において第１及び第２の比較対象信号ａ、ｂが共
に＠Ｈルベルであるので、第１及び第２の２入力ＮＡＮ
Ｄゲート（１１Ｔ２）からの信号Ｃ＃ｄは共に＠Ｌ″レ
ベルであり、第１及び第２の７リップフロッグ回路（３
１（４１はセットされて、こ１からの信号ｅ、ｆは”Ｈ
”レベルになっている。そして、比較対象信号ａが立下
がり、第１の２入力ＮＩＪＤゲート（１）の出力信号Ｃ
が“Ｈ”レベルになると＠１の３入力ＮＡＮＤゲート（
６）の入力は全て１Ｈ”レベルになるため、その出力信
号りは′″Ｌ”レベルになる。一方。
明する。まず初期状態として４入力ＮＡＮＤゲート（５
）からの信号ｇが１Ｌ”レベルになり第１及び第２のフ
リップフロップ回路（３１（４１がリセットされて第１
及び第２のフリップフロップ回路（３１（４）からの信
号ｅ、 ｆが′″ＬＬルベルり第１及び第２の３入力Ｎ
ＡＮＤゲート（６）（７）からの信号り、１が″Ｈｍレ
ベルになっているものと仮定する。さらに、この位相比
較回路の状態が決定さｎた後第１及び第２の比較対象信
号ａ、ｂが共に１Ｌ＃レベルかう＠Ｈ”レベルに変化し
、第４園に示す状態１の状態になるものとする。この様
な状態において第１及び第２の比較対象信号ａ、ｂが共
に＠Ｈルベルであるので、第１及び第２の２入力ＮＡＮ
Ｄゲート（１１Ｔ２）からの信号Ｃ＃ｄは共に＠Ｌ″レ
ベルであり、第１及び第２の７リップフロッグ回路（３
１（４１はセットされて、こ１からの信号ｅ、ｆは”Ｈ
”レベルになっている。そして、比較対象信号ａが立下
がり、第１の２入力ＮＩＪＤゲート（１）の出力信号Ｃ
が“Ｈ”レベルになると＠１の３入力ＮＡＮＤゲート（
６）の入力は全て１Ｈ”レベルになるため、その出力信
号りは′″Ｌ”レベルになる。一方。
比較対象信号すは′″Ｈ”レベルの１まであるため。
第２の３入力ＷＡＮＤゲート（７）からの信号１は′Ｈ
”レベルとなっている。従って、トライステート回路（
８）の出力丘」は＠Ｈ”レベルとなる。次に比較対象信
号すが立下がると、第２の２入力ＷＡＮＤゲート（２）
の出力信号ｄが１Ｈ”レベルになシ、４入力ＮＡＲＤゲ
ート（５１Ｏ４入力、つまり信号（Ｃ）（ｅ）（ｆ）（
ｄ）が全て゛■″レベルになるため、その出力信号ｇは
１Ｌｍレベルになシ、第１及び第２のフリップフロップ
回路（３）（４）はリセットさｎて、その出力信号ｅ、
ｆも−”レベルになる。その結果、第１及び第２の３入
力ＮＡＮＤゲート（６） （７）からの信号り、ｉとも
に″Ｈ”レベルになるから、トライステート回路（８）
は尚インピーダンス状態に変化するものである。従って
比較対象信号ａが比較対象信号すよフも進んでいる場合
、これら対象信号ａ、ｂの位相差に対応してトライステ
ート回路（８）から”Ｈ”レベルの信号が出力されるも
のである。
”レベルとなっている。従って、トライステート回路（
８）の出力丘」は＠Ｈ”レベルとなる。次に比較対象信
号すが立下がると、第２の２入力ＷＡＮＤゲート（２）
の出力信号ｄが１Ｈ”レベルになシ、４入力ＮＡＲＤゲ
ート（５１Ｏ４入力、つまり信号（Ｃ）（ｅ）（ｆ）（
ｄ）が全て゛■″レベルになるため、その出力信号ｇは
１Ｌｍレベルになシ、第１及び第２のフリップフロップ
回路（３）（４）はリセットさｎて、その出力信号ｅ、
ｆも−”レベルになる。その結果、第１及び第２の３入
力ＮＡＮＤゲート（６） （７）からの信号り、ｉとも
に″Ｈ”レベルになるから、トライステート回路（８）
は尚インピーダンス状態に変化するものである。従って
比較対象信号ａが比較対象信号すよフも進んでいる場合
、これら対象信号ａ、ｂの位相差に対応してトライステ
ート回路（８）から”Ｈ”レベルの信号が出力されるも
のである。
また、第４図の状態２に示すように、比較対象信号ａが
比較対象信号すが立下がる以前に立上がってしまった場
合でも、４入力ＮＡＮＤゲート（５）からの信号は、比
較対象信号すが立下がるまで１Ｌｍレベルにならないの
で、上記と同様に両比較対象信号ａ、ｂの位相差に対応
してトライステート回路（８）から１Ｈ”レベルの信号
が出力されるものである。
比較対象信号すが立下がる以前に立上がってしまった場
合でも、４入力ＮＡＮＤゲート（５）からの信号は、比
較対象信号すが立下がるまで１Ｌｍレベルにならないの
で、上記と同様に両比較対象信号ａ、ｂの位相差に対応
してトライステート回路（８）から１Ｈ”レベルの信号
が出力されるものである。
一方、比較対象信号すが比較対象信号ａよりも進んでい
る場合は、上記説明からも判るように。
る場合は、上記説明からも判るように。
比較対象信号すが立下がると、第２の３入力ＮＡＮＤゲ
ート（７）からの信号１が１Ｌ”レベルになり、第１の
３入力ＮＡＮＤゲート（６）からの信号りが＠Ｈ＃レベ
ルであるためトライステート回路（８）からは＠Ｌ”レ
ベルの信号が出力され、その後、比較対象信号ａが立下
がると、４入力ＮＡＮＤゲート（５）からの信号ｇが“
Ｌ”レベルになるため、第１及び第２のフリップフロッ
プ回路（３１（４１がリセットされてその出力信号ｅ、
ｆは＠Ｌ”レベルになって。
ート（７）からの信号１が１Ｌ”レベルになり、第１の
３入力ＮＡＮＤゲート（６）からの信号りが＠Ｈ＃レベ
ルであるためトライステート回路（８）からは＠Ｌ”レ
ベルの信号が出力され、その後、比較対象信号ａが立下
がると、４入力ＮＡＮＤゲート（５）からの信号ｇが“
Ｌ”レベルになるため、第１及び第２のフリップフロッ
プ回路（３１（４１がリセットされてその出力信号ｅ、
ｆは＠Ｌ”レベルになって。
第１及び第２の３入力ＮＡＮＤゲート（６１（７）から
の信号り、１は共に“Ｈ”レベルになシ、トライステー
ト回路（８）ハ高インピーダンス状態に変化するもので
ある。つまり、比較対象信号すとａの位相差に対応して
トライステート回路（８）からは″″Ｌ’Ｌ’レベルが
出力されるものである。
の信号り、１は共に“Ｈ”レベルになシ、トライステー
ト回路（８）ハ高インピーダンス状態に変化するもので
ある。つまり、比較対象信号すとａの位相差に対応して
トライステート回路（８）からは″″Ｌ’Ｌ’レベルが
出力されるものである。
しかるに、この様に構成さ詐た位相比較回路にあっては
、Ｎ源投入時などの初期状態に回路状態がどのような状
態になるか定まらず、一旦比較対象値号ａ、 ｂを入力
して回路状態を決定してからでないと、トライステート
回路（８）からの信号の予想パターンがわからないもの
である。その結果。
、Ｎ源投入時などの初期状態に回路状態がどのような状
態になるか定まらず、一旦比較対象値号ａ、 ｂを入力
して回路状態を決定してからでないと、トライステート
回路（８）からの信号の予想パターンがわからないもの
である。その結果。
この位相比較回路をテストする場合には、テスト時間が
長くなるとともにテスト方法が複雑になるという問題点
を有するものであった。
長くなるとともにテスト方法が複雑になるという問題点
を有するものであった。
この発明は上記した点に鑑みてなさｎたものでアク、回
路状態を簡単に決定でき、テスト時間の短縮化及びテス
ト方法の簡単化が図れる位相比較回路を得ることを目的
とするものである。
路状態を簡単に決定でき、テスト時間の短縮化及びテス
ト方法の簡単化が図れる位相比較回路を得ることを目的
とするものである。
この発明に係る位相比較回路は、１対の第１及び第２の
フリップフロップ回路それぞれに状態設定用信号が入力
される状態設定端子が設けられ友ものとしたものである
。
フリップフロップ回路それぞれに状態設定用信号が入力
される状態設定端子が設けられ友ものとしたものである
。
また、この発明に係る別の発明の位相比較回路は、一対
の第１及び第２のフリップフロップ回路からの信号及び
一対のセット信号が入力される４入力ＮＡＮＤゲートか
らの信号と状態設定用信号が入力さｎる２入力ＮＡＮＤ
ゲートを設け、この２入力ＮＡＮＤゲートの出力端と第
１及び第２のフリップフロップ回路のリセット端子とを
接続したものである。
の第１及び第２のフリップフロップ回路からの信号及び
一対のセット信号が入力される４入力ＮＡＮＤゲートか
らの信号と状態設定用信号が入力さｎる２入力ＮＡＮＤ
ゲートを設け、この２入力ＮＡＮＤゲートの出力端と第
１及び第２のフリップフロップ回路のリセット端子とを
接続したものである。
この発明においては、状態設定端子を有した一対の第１
及び第２のフリップフロップ回路に状態設定用信号を入
力すると両フリップフロップ回路はその回路状態が決定
され１位相比較回路の回路状態が決定されるものである
。
及び第２のフリップフロップ回路に状態設定用信号を入
力すると両フリップフロップ回路はその回路状態が決定
され１位相比較回路の回路状態が決定されるものである
。
また、この発明の別の発明においては、２入力ＮＡＮＤ
ゲートに状態設定用信号を入力すると、この２入力ＮＡ
ＮＤゲートから一対のｇｔ及び第２のフリップフロップ
回路にリセット信号が入力されて両フリップフロップ回
路はその回路状態が決定さｎ、位相比較回路の回路状態
が決定されるものである。
ゲートに状態設定用信号を入力すると、この２入力ＮＡ
ＮＤゲートから一対のｇｔ及び第２のフリップフロップ
回路にリセット信号が入力されて両フリップフロップ回
路はその回路状態が決定さｎ、位相比較回路の回路状態
が決定されるものである。
以下に、この発明の一実施例を第１図に基づいて説明す
ると１図において（３）ハセット信号Ｃが入力されるセ
ット端子（３ａ）とリセット信号ｇが入力さｎるリセッ
ト端子（３ｂ）と状態設定用信号ｊが入力される状態設
定端子（３ｄ）と出力端子（３Ｃ）とを有し、セット端
子（３ａ）が第１の２入力ＮＡＮＤゲート入力ＮＡＮＤ
ゲート（３Ａ）の出力端に接続され、第２入力端がリセ
ット端子（３ｂ）となるとともに第３入力端が状態設定
端子（３ｄ）となり、出力端が上記２入力ＮＡｌｌＩＤ
ゲート（３Ａ）の＠２入力端に接続された３入力ＮＡＮ
Ｄゲート（３Ｂ）とから構成されているものである。（
４）はセット信号ｄが入力されるセット端子（４ａ）と
リセット信号ｇが入力されるリセット端子（４ｂ）と状
態設定用信号ｊが入力される状態設定端子（４ｄ）と出
力端（４Ｃ）とを有し、セット端子（４ａ）が第２の２
入力ＮＡＮＤゲート（２）の出力端に接続されたリセッ
ト優先の第２のフリップフロップ回路で、第１入力端が
セット端子（４ａ）となるとともに出力端が出力端子（
４Ｃ）となる２入力ＨＡＮＤゲート（４Ａ）と、第１入
力端が上記２入力ＮＡＮＤゲート（４Ａ）の出力端に接
続され、第２入力端がリセット端子（４ｂ）となるとと
もに第３入力端が状態設定端子（４ｄ）となシ、出力端
が上記２入力ＮＡＮＤゲート（４Ａ）の第２入力端に接
続された３入力ＮＡＮＤゲート（４Ｂ）とから構成され
ているものである。
ると１図において（３）ハセット信号Ｃが入力されるセ
ット端子（３ａ）とリセット信号ｇが入力さｎるリセッ
ト端子（３ｂ）と状態設定用信号ｊが入力される状態設
定端子（３ｄ）と出力端子（３Ｃ）とを有し、セット端
子（３ａ）が第１の２入力ＮＡＮＤゲート入力ＮＡＮＤ
ゲート（３Ａ）の出力端に接続され、第２入力端がリセ
ット端子（３ｂ）となるとともに第３入力端が状態設定
端子（３ｄ）となり、出力端が上記２入力ＮＡｌｌＩＤ
ゲート（３Ａ）の＠２入力端に接続された３入力ＮＡＮ
Ｄゲート（３Ｂ）とから構成されているものである。（
４）はセット信号ｄが入力されるセット端子（４ａ）と
リセット信号ｇが入力されるリセット端子（４ｂ）と状
態設定用信号ｊが入力される状態設定端子（４ｄ）と出
力端（４Ｃ）とを有し、セット端子（４ａ）が第２の２
入力ＮＡＮＤゲート（２）の出力端に接続されたリセッ
ト優先の第２のフリップフロップ回路で、第１入力端が
セット端子（４ａ）となるとともに出力端が出力端子（
４Ｃ）となる２入力ＨＡＮＤゲート（４Ａ）と、第１入
力端が上記２入力ＮＡＮＤゲート（４Ａ）の出力端に接
続され、第２入力端がリセット端子（４ｂ）となるとと
もに第３入力端が状態設定端子（４ｄ）となシ、出力端
が上記２入力ＮＡＮＤゲート（４Ａ）の第２入力端に接
続された３入力ＮＡＮＤゲート（４Ｂ）とから構成され
ているものである。
次に、この様に構成された位相比較回路の動作について
説明する。まず、電源投入時に状態設定用信号ｊを１Ｌ
”レベルに設定して入力する。すると、第１及び第２の
フリップフロップ回路＋３） （４）はリセット優先で
あるため、第１及び第２の２入力ＮＡＮＤゲート（１）
（２１からの信号ｃ、 ｄのレベルにかかわらず、
第１及び第２のフリップフロップ回路（３１（４１から
の信号ｅ、ｆは＠Ｌ”レベルとな］。
説明する。まず、電源投入時に状態設定用信号ｊを１Ｌ
”レベルに設定して入力する。すると、第１及び第２の
フリップフロップ回路＋３） （４）はリセット優先で
あるため、第１及び第２の２入力ＮＡＮＤゲート（１）
（２１からの信号ｃ、 ｄのレベルにかかわらず、
第１及び第２のフリップフロップ回路（３１（４１から
の信号ｅ、ｆは＠Ｌ”レベルとな］。
第１及び第２の３入力ＮＡＮＩＩゲート（６） （７）
からの信号ｈ＃ ｉは一ルベルとなり、トライステー
ト回路（８）は高インピーダンス状態になる。ここで。
からの信号ｈ＃ ｉは一ルベルとなり、トライステー
ト回路（８）は高インピーダンス状態になる。ここで。
信号り、 ｉそれぞれは、第１の２入力ＮＡＮＤゲー
ト（ｌ）と第１の３入力ＮＡＮＤゲート（６）とで構成
されるフリップフロッグと、第２の２入力ＮＡＮＤゲー
ト（２）と第２の３入力ＩＪＡＮＤゲートとで構成され
るフリップフロップのそれぞれの出力と考えられるので
２位相比較回路を構成する全てのフリップフロップはセ
ットさ詐たことになシ１１位相比較路の回路状態が決定
されたことになる。その後、状態設定用信号ｊを１Ｈ＃
レベルにし、比較対象信号ａと比較対象信号すとの位相
比較を行なう。この時、状態設定用信号ｊを′″Ｈ＃Ｈ
＃レベルも位相比較回路の回路状態は何ら変化せず、第
１及び第２のフリップフロップ回路（３）（４１の３入
力ＮＡＮＤゲート（１）（４Ｂ）は状態設定用信号ｊが
′Ｈ”レベルであるため、２入力ＮＡＮＤゲートと同じ
動作をする。従って、上記第３図に示したものと同様に
動作し、比較対象信号ａが比較対象信号すより進んでい
る場合には両比較対象信号の位相差に対応してトライス
テート回路（８）からは１■”レベルの信号が現われ、
比較対象信号すが比較対象信号ａよシ進んでいる場合に
は両比較対象信号の位相差に対応してトライステート回
路（８）からは−ルベルの信号が現わｎることになるも
のである。
ト（ｌ）と第１の３入力ＮＡＮＤゲート（６）とで構成
されるフリップフロッグと、第２の２入力ＮＡＮＤゲー
ト（２）と第２の３入力ＩＪＡＮＤゲートとで構成され
るフリップフロップのそれぞれの出力と考えられるので
２位相比較回路を構成する全てのフリップフロップはセ
ットさ詐たことになシ１１位相比較路の回路状態が決定
されたことになる。その後、状態設定用信号ｊを１Ｈ＃
レベルにし、比較対象信号ａと比較対象信号すとの位相
比較を行なう。この時、状態設定用信号ｊを′″Ｈ＃Ｈ
＃レベルも位相比較回路の回路状態は何ら変化せず、第
１及び第２のフリップフロップ回路（３）（４１の３入
力ＮＡＮＤゲート（１）（４Ｂ）は状態設定用信号ｊが
′Ｈ”レベルであるため、２入力ＮＡＮＤゲートと同じ
動作をする。従って、上記第３図に示したものと同様に
動作し、比較対象信号ａが比較対象信号すより進んでい
る場合には両比較対象信号の位相差に対応してトライス
テート回路（８）からは１■”レベルの信号が現われ、
比較対象信号すが比較対象信号ａよシ進んでいる場合に
は両比較対象信号の位相差に対応してトライステート回
路（８）からは−ルベルの信号が現わｎることになるも
のである。
従って、この様に構成さｎた位相比較回路は。
最初に状態設定用信号ｊを′″Ｌ＃Ｌ＃レベル入力する
という簡単な方法によル１回路状態が決定されるため、
比較対象信号ａ、ｂに対するトライステート回路（８）
からの出力が確実に決定でき、テスト時間の短縮化を図
ｎるものである。
という簡単な方法によル１回路状態が決定されるため、
比較対象信号ａ、ｂに対するトライステート回路（８）
からの出力が確実に決定でき、テスト時間の短縮化を図
ｎるものである。
第２図はこの発明の他の実施例を示すものでお９１図に
おいて（９）は４入力ＮＡＮＤゲート（５）からの信号
が入力されるとともに、状態設定用信号ｊが入力される
２入力ＮＡＮＤゲートで、出力端が第１及び第２のフリ
ップフロップ回路（３１（４１のリセット端子（３ａ）
（、ｂ） と接続さｎているものである。
おいて（９）は４入力ＮＡＮＤゲート（５）からの信号
が入力されるとともに、状態設定用信号ｊが入力される
２入力ＮＡＮＤゲートで、出力端が第１及び第２のフリ
ップフロップ回路（３１（４１のリセット端子（３ａ）
（、ｂ） と接続さｎているものである。
この様に構成された位相比較回路においても。
電源投入時に状態設定用信号ｊを″Ｌ”レベルに設定し
て入力すればＡＮＤゲート（９）からの信ｖｇが＠Ｌ”
レベルにな島第１及び第２のフリップフロップ回路（３
１（４１をリセットするから上記第１図で示したものと
同様に回路状態が決定され、しかも、その後状態設定用
信号ｊ９Ｉ：”Ｈ”レベルにすれば、ＡＮＤゲート（９
）からの信号ｇは４入力ＮＡＮＤゲート（５）からの信
号に対応するため、比較対象信号ａ、ｂの位相比較も第
３図に示したものと同様に動作するものである。
て入力すればＡＮＤゲート（９）からの信ｖｇが＠Ｌ”
レベルにな島第１及び第２のフリップフロップ回路（３
１（４１をリセットするから上記第１図で示したものと
同様に回路状態が決定され、しかも、その後状態設定用
信号ｊ９Ｉ：”Ｈ”レベルにすれば、ＡＮＤゲート（９
）からの信号ｇは４入力ＮＡＮＤゲート（５）からの信
号に対応するため、比較対象信号ａ、ｂの位相比較も第
３図に示したものと同様に動作するものである。
この発明は以上に述べたように、状態設定用信号により
回路状態を決定できるものとしたので。
回路状態を決定できるものとしたので。
テスト時間の短縮化及びテスト方法の簡単化が図れると
いう効果を有するものである。
いう効果を有するものである。
第１図はこの発明の一実施例を示すブロック図。
第２図はこの発明の他の実施例を示す図、第３図は従来
の位相比較回路を示すブロック図、第４図は各部の信号
を示す図である。 図において（３）は第１のフリップフロップ回路。 （３ａ）（３ｂ）（３ｃ）（Ｍ） はそのセット端子
、リ−に７）端子、出力端子及び状態設定端子、（４）
は第２のフリップフロップ回路、 （４ａ）（４ｂ）
（４ｃ）（４ｄ） はそのセット端子、リセット端子
、出力端子及び状態設定端子でおる。 なお、各図中同一符号は同−又は相当部分を示す。
の位相比較回路を示すブロック図、第４図は各部の信号
を示す図である。 図において（３）は第１のフリップフロップ回路。 （３ａ）（３ｂ）（３ｃ）（Ｍ） はそのセット端子
、リ−に７）端子、出力端子及び状態設定端子、（４）
は第２のフリップフロップ回路、 （４ａ）（４ｂ）
（４ｃ）（４ｄ） はそのセット端子、リセット端子
、出力端子及び状態設定端子でおる。 なお、各図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）セット信号が入力されるセット端子とリセット信
号が入力されるリセット端子と、状態設定用信号が入力
される状態設定端子と出力端子とを有した第１のフリッ
プフロップ回路、セット信号が入力されるセット端子と
リセット信号が入力されるリセット端子と状態設定用信
号が入力される状態設定端子と出力端子とを有し、リセ
ット端子及び状態設定端子が上記第１のフリップフロッ
プ回路のリセット端子及び状態設定用端子にそれぞれ接
続された第２のフリップフロップ回路を備えた位相比較
回路。 - （２）第１及び第２のフリップフロップ回路のそれぞれ
は、第１入力端がセット端子となるとともに出力端が出
力端子になる２入力ＮＡＮＤゲートと、第１入力端が２
入力ＮＡＮＤゲートの出力端に接続され、第２入力端が
リセット端子となるとともに第３入力端が状態設定端子
となり、出力端が２入力ＮＡＮＤゲートの第２入力端と
接続された３入力ＮＡＮＤゲートとからなるものである
ことを特徴とする特許請求の範囲第１項記載の位相比較
回路。 - （３）第１セット信号が入力されるセット端子とリセッ
ト端子と出力端子とを有した第１のフリップフロップ回
路、第２セット信号が入力されるセット端子とリセット
端子と出力端子とを有した第２のフリップフロップ回路
、これら第１及び第２のフリップフロップ回路からの信
号と、上記第１及び第２セット信号が入力される４入力
ＮＡＮＤゲート、この４入力ＮＡＮＤゲートからの信号
と状態設定用信号が入力され、その出力端が上記第１及
び第２のフリップフロップ回路のリセット端子に接続さ
れた２入力ＮＡＮＤゲートを備えた位相比較回路。 - （４）第１及び第２のフリップフロップ回路それぞれは
、第１入力端がセット端子となるとともに出力端が出力
端子になる２入力ＮＡＮＤゲートＡと、第１入力端が２
入力ＮＡＮＤゲートＡの出力端に接続され、第２入力端
がリセット端子となり、出力端が２入力ＮＡＮＤゲート
Ａの第２入力端に接続された２入力ＮＡＮＤゲートＢと
からなるものであることを特徴とする特許請求の範囲第
３項記載の位相比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122909A JPS61280116A (ja) | 1985-06-04 | 1985-06-04 | 位相比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122909A JPS61280116A (ja) | 1985-06-04 | 1985-06-04 | 位相比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61280116A true JPS61280116A (ja) | 1986-12-10 |
Family
ID=14847609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60122909A Pending JPS61280116A (ja) | 1985-06-04 | 1985-06-04 | 位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61280116A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04129324A (ja) * | 1990-09-20 | 1992-04-30 | Nec Corp | 周波数位相比較器 |
-
1985
- 1985-06-04 JP JP60122909A patent/JPS61280116A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04129324A (ja) * | 1990-09-20 | 1992-04-30 | Nec Corp | 周波数位相比較器 |
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