JPS61280651A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS61280651A
JPS61280651A JP60111459A JP11145985A JPS61280651A JP S61280651 A JPS61280651 A JP S61280651A JP 60111459 A JP60111459 A JP 60111459A JP 11145985 A JP11145985 A JP 11145985A JP S61280651 A JPS61280651 A JP S61280651A
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JP
Japan
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layer
semiconductor
capacitor
insulating layer
semiconductor substrate
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JP60111459A
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English (en)
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Yoshihiro Takemae
義博 竹前
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

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  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＤＲＡＭ（タイナミックランダムアクセスメモリ）に使
用する１トランジスタ、１キヤパシタ型メモリセルを５
ＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｅｒ）構
造で形成し、キャパシタに印加する電圧を低減して薄膜
誘電体層を有するキャパシタの高信頼性化を実現する。
〔産業上の利用分野〕
本発明は半導体記憶装置に係り、特にＤＲＡＭセルの構
成に関する。
システムの厖大化、技術の進展にともないＤＲＡＭの記
憶容量は年々増加し、メモリセルは微細化が要求され、
情報電荷蓄積用の前記キャパシタに、基板に掘られた溝
内に形成したトレンチキャパシタが用いられるようにな
った。
一方、高速動作の必要性から、寄生容量による信号遅延
時間の増加を防止するため、ＳＯＩ構造がデバイスに採
用されるようになってきた。
以上の２点を考慮した構造で、さらに誘電体層を薄くし
てキャパシタの容量を増加させる方法、あるいは裏返し
に云えば、誘電体層が同一厚さならばキャパシタに加わ
る電界強度を低下させ、信頼性を向上させる方法が望ま
れている。
〔従来の技術〕
第２図は従来例によるトレンチキャパシタを有するＤＲ
ＡＭセルの構造を示す基板断面図である。
この構造は本発明の出願人により提案されたものである
。
図において、２１はｐ型珪素（Ｓｔ）基板、２１Ｓはｎ
＋型のソース領域、２１０はｎ＋型のドレイン領域、２
１Ｃはｐ型のキャパシタ対向電極である。
２２はゲート絶縁層を含む絶縁層、２３はキャパシタの
誘電体層となる絶縁層、２４はゲート電極、２５はドレ
イン領域２１０に接続するキャパシタ蓄積側電極である
。
〔発明が解決しようとする問題点〕
従来例においては、ＳＯＩ構造が採用されていないため
、寄生容量の影響をうける。
さらに、集積化の制約より、わざわざ対向電極２１Ｃよ
り電極を引き出して低レベルの電圧をかけることはでき
ないため、キャパシタには電源電位ＶＣＣ１またはＶＣ
Ｃに基板バイアス分が加わった電圧が印加され薄膜誘電
体層を使用したデバイスの信頼性が低下する。
ｃ問題点を解決するための手段〕 上記問題点の解決は、半導体基板（１１上に、第１の絶
縁層（２）と半導体層（３）を順次被着し、該半導体層
（３）上に第２の絶縁層（４）を介してゲート電極（５
）を、かつ該半導体Ｎ（３）内にソース領域（３Ｓ）、
ドレイン領域（３Ｄ）を形成してトランジスタを構成し
、該第１の絶縁層（２）を誘電体層、該半導体層（３）
を蓄積側電極、該半導体基板（１）を対向電極とするキ
ャパシタを構成し、該半導体基板（１）を電源電位と接
地電位の中間レベルにバイアスする本発明による半導体
記憶装置により達成される。
前記半導体基板（１）が基板と反対導電型を有するウェ
ルである場合は、メモリの周辺回路は基板のウェル外に
設けて従来通りの構造にして電源電圧は■。、を使用ら
、その性能を向上することができる。
〔作用〕
本発明はＳｏｌ構造のメモリセルを構成することにより
高速動作を可能とし、かつＳＯＩ構造の採用により基板
を素子形成層と絶縁分離することができ、従ってキャパ
シタには電源電位■。、と接地電位ＶＳＳの中間レベル
の電圧を印加することが可能となり、薄膜キャパシタの
信頼性を向上することができる。
〔実施例〕
第１図（１）と（２）はそれぞれ本発明によるトレンチ
キャパシタを有するＤＲＡＭセルの構造を示す平面図と
断面図である。
この構造はＳｏｌ構造を採用している。
図において、１は半導体基板でｎ型Ｓｉ基板である。
２は第１の絶縁層で、キャパシタの誘電体層を含む絶縁
層で二酸化珪素（ＳｉＯ□）層、３は半導体層で、ここ
では気相成長（ＣＶＤ）法による多結晶珪素（ポリＳｉ
）層を用い、トランジスタ形成部は再結晶化し、かつｐ
型にする。
４は第２の絶縁層でゲート絶縁層となるＳｉＯ□層、５
はゲート電極である。
半導体層３にドープしてｎ・型のソース領域３Ｓ、ｎ°
型のドレイン領域、兼キャパシタ蓄積側電極３Ｄを形成
する。
基板１はキャパシタ対向電極となる。
以上の構造のメモリセルにおいて、Ｖｃｃ＝、＋５Ｖと
して、基板１に例えば、 （１／２）Ｖ。。＝＋２，５Ｖ のバイアスを与えると、キャパシタには２．５ｖ印加さ
れる。
これに対して、従来のデバイスでは基板は通常−２〜−
３ｖバイアスされているのでキャパシタには７〜８ｖ印
加されることになり、キャパシタにかかる電界強度を大
幅に低減することができる。
第３図（１）と（２）はＤＲＡＭの周辺回路部のトラン
ジスタとウェルに形成された本発明によるセルアレイ部
の断面図である。
図において、左側は周辺回路部のトランジスタ、右側は
セルアレイ部の断面を示す。
セルアレイ部はｐ−型Ｓｉ基板３１内に形成されたｎ−
ウェル１に第１図と同様に形成される。
周辺回路部のトランジスタはｐ−型Ｓｉ基板３１に直に
形成される。３１Ｓ　、３２Ｄはそれぞれソース、ドレ
イン領域、３２はフィールド絶縁層でＳｉＯ□層、３３
は眉間絶縁層でＳｉ０２層、３４はゲート絶縁層でＳｉ
ｎ、層、３５はゲート電極、３６は配線でＡ１層である
。
周辺回路部のトランジスタは一般に電流増幅率βが高い
ことが要求されるので、ＳＯ■構造より結晶性のよい基
板に形成する方が有利である。
第３図（１）は通常のウェルの中に溝が形成されている
が、この場合は溝が深いときは、ウェルの深さを溝より
深くする必要がある。この問題点を解決するため第３図
（２）の構造にする。
第３図（２）は溝を掘った後にウェルを形成したもので
、このようにすると溝の深さに関係なくウェルが形成で
き、溝は常にウェル内に形成できることになる。
〔発明の効果〕
以上詳細に説明したように本発明によれば、ＳＯＩ構造
が採用されてデバイスの高速化が可能となり、薄膜誘電
体層を有するキャパシタに加わる電界強度を低減させ、
デバイスの信頼性を向上させることができる。
【図面の簡単な説明】
第１図（１）と（２）はそれぞれ本発明によるトレンチ
キャパシタを有するＤＲＡＭセルの構造を示す平面図と
断面図、 第２図は従来例によるトレンチキャパシタを有するＤＲ
ＡＭセルの構造を示す基板断面図、第３図（１１と（２
）はＤＲＡＭの周辺回路部のトランジスタとウェルに形
成された本発明によるセルアレイ部の断面図である。 図において、 １は半導体基板でｎ型Ｓｉ基板、 ２は第１の絶縁層でＳｉｎ、層、 ３は半導体層でポリＳｉ層、 ４は第２の絶縁層でＳｉ０２層、 ５はゲート電極！あ！ ３Ｓばｎ゛型のソース領域、 ３Ｄはｎ＋型のドレイン領域 、兼キャパシタ蓄積側電極 である。 オシを呵のＩＮＡＭセ／Ｉｙｃｈ＃３壺＄Ｉ　コ 揉来例ｎ　ＤＲＡＭセル 革２　図

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板（１）上に、第１の絶縁層（２）と半
    導体層（３）を順次被着し、該半導体層（３）上に第２
    の絶縁層（４）を介してゲート電極（５）を、かつ該半
    導体層（３）内にソース領域（３Ｓ）、ドレイン領域（
    ３Ｄ）を形成してトランジスタを構成し、 該第１の絶縁層（２）を誘電体層、該半導体層（３）を
    蓄積側電極、該半導体基板（１）を対向電極とするキャ
    パシタを構成し、 該半導体基板（１）を電源電位と接地電位の中間レベル
    にバイアスする ことを特徴とする半導体記憶装置。
  2. （２）前記半導体基板（１）が基板と反対導電型を有す
    るウェルであることを特徴とする特許請求の範囲第１項
    記載の半導体記憶装置。
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