JPS6128129A - 記号列識別装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は人工知能システムの構成要素に係り、より具体
的には、記号列の入力に対して、その分類コードを出力
する記号列識別装置に関するものである。

（従来技術） 上記記号列識別装置はバタン認識システムでの特徴系列
の分類、ワープロで作成された文章の原文ファイルから
のキーワードの抽出、言語翻訳の支援や通信文章の略文
の解読などに使われ、知能化されるこれらの情報処理シ
ステムの形成において欠くことのできないものである。

従来の記号列識別はマイコンに識別プログラムを設定す
ることによって達成可能であったが、プログラムの逐次
処理によるために小規模なものに限られた。また、記号
列の構成要素の変動を許容する柔軟な記号列識別に対し
て処理時間の長くなりすぎる欠陥があった。

（発明の目的） 本発明は上記欠陥を解決するものであり、その目的とす
る所は複数の記号列の並列識別と柔軟性にすぐれた識別
を可能にする回路方式を提供する事にある。さらに、具
体的に云えば１本発明の目的は記号列識別の順序論理の
状態遷移図をダイレクトにシミュレートする回路にアナ
ログ加算器を付加して記号列間の類似度を出力させる技
術を提供することにある。

（発明の構成） すなわち本発明は各記号に関連ずけて外部信号を記憶す
る外部信号記憶手段と、記号の入力に対して前記記憶手
段の出力する外部信号によって制御される内部信号の進
路切換手段と、これを介して連結されるレジスタ・アレ
イと、記号または記号列の入力開始毎に前記レジスタ・
アレイの先頭レジスタに内部信号をセットする内部は号
設定手段と、前記レジスタ・アレイの中の複数レジスタ
の出力に重み係数を掛けて加算するアナログ加算手段と
を備えることを特徴とする記号列識別装置、及び前記装
置において、外部信号記憶手段に内部信号の進路切換手
段を介して接続される複数個のレジスタ・アレイと、各
レジスタ・アレイの中の複数レジスタに接続されるアナ
ログ加算手段と、複数アナログ加算手段に接続される最
大値検出エンコード手段とを備えたことを特徴とする記
号列識別装置である。

（発明の構成に関する説明） 以下５図面を用いて本発明の更に詳細な説明を行なう、 まず、第１図は言語翻訳のための電子辞書に格納される
データ・テーブルの一例を示す、このテーブルの第１ｍ
の英単語は第２欄のアドレスを介して第３欄の日本語訳
に変換されるとする。外部から与えられる入力英単語が
第１欄のどの英単語と一致するかを見つける事がこの電
子辞書での一番難かしいプロセスであり、これが記号列
識別の問題である。

すなわち、大力英単語が第１欄のどの英単語と一致する
かを見つけるには、アドレス順に第１楠の英単語を全部
読取って比較を行う事が最も楽であるが５時間がかかる
。第１欄の英単語をアルファベット順に並べて、入力英
単語の文字を見て。

第１欄の英単語のサーチの範囲を順次に絞るトリーサー
チか比較時間を短縮させるのに役立つ。

このような言語翻訳のための電子辞書は大容量のメモリ
を持つマイコンによって容易に実現されると考えられる
が、英単語長や単語数の増加と共に処理時間が大きくな
りすぎる問題があって、広範囲には使われていない。ま
た、英単語のキー人力ミスや音声認識による記号大刀の
誤認識に対して柔軟性のない点も問題となって、使い難
い。

記号列識別の機能は言語翻訳のための電子辞書以外でも
必要である。ワープロで作成された多数の論文が磁気デ
ィスクや光ディスクに原文の才までファイルされていた
とする。その原文ファイルからメモリマーケットに関す
る記事の有無を捜すとか−Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔ
ｅｍやＤａｔａ　ｂａｓｅなどのキーワードあるいはそ
れに似た単語を含んでいるか否かを調べるとかが記号列
識別の対象となる。

新聞社や出版社など情報発生の源となる所で印刷される
過去の記事や解説文など各種の文章は原文のままでファ
イルされるようになり、知識情報社会の中で今までとは
違った形でアクセスされるようになる。すなわち、読者
が過去に印刷された書物を紙の形で保存しないで、端末
から通信回線とコンピュータを介して直接、原文ファイ
ルへ知識問合わせのアクセスを行うようになると考えら
れる。

知識問合せのアクセスの際にはキーワードが原文ファイ
ルのある所に送られて設定され、そのキーワードまたは
それに類似した単語を含む箇所、才たはその出典が検索
されて、読者に送り返えされるとする。この時の原文フ
ァイルからのキーワードの抽出も記号列識別の問題であ
る。多くのユーザからの知識間合わせに対して、多くの
キーワードの検索を並列に行なえることが重要であり。

従来のマイコンでは対応が困難である。

第２図は本発明の動作原理を示す状態遷移図であり、記
号列識別の順序論理を記述する有限オートマトンの状態
遷移図になっている。この図は第１図の例に示した４つ
の記号列ａｂｕｓｅ、ａｃｅ。

ｂａｓｅ、ｃａｓｅの中の第１番目の記号列を識別する
順序論理の状態遷移図を示している。

第１段目の状態遷移図に含まれる５つのステートノード
Ｓ１０　＋　ＳＩＩ　＋　Ｓｉｔ　ｅ　Ｓ１３　ｅ　Ｓ
１４は記号列ａｂｕ８ｅをアクセプト（受理）シ、他の
記号列ａｃｅ、ｂａｓｅなどをリジェクト（拒否）する
ように結合されている。受理するということは、左端ス
テートノード８１Ｇに設定されたポインタが記号列ａ　
、　ｂ　、　ｕ。

ｓ、ｅとスペース記号中の入力を受けてステートノード
Ｓ１１　ｗ　Ｓ１２　＊　５ｌｆｉ　　を経由してステ
ートノード８１４に到達できることを意味する。また、
リジェクトされるということは、左端ステートノードＳ
ｔＯのポインタが記号列Ｃ９ａ、Ｓ、ｅ、０などの入力
によって、ステートノード８１Ｇに進めない事を意味す
る。

ステートノードの結合線はａ）の場合、同じステートノ
ードに進むリタン・パスと隣りのステートノードへ進む
シフトパスから成る。　ｂ）の場合には元のステートノ
ードと隣りのステートノードの両方へ進むリプリケート
パスとりジエクションノードＲへ進むリジェクト・パス
が加わっている。しかし、一般にはもっと色々のパスを
含む。

第２図ｂ）の各ステートノードにおいて、そこにあるポ
インタがどのパスを通るかは記号によって指定される。

シフトパス、リプリケートパスやリタン・パスに沿って
記入された記号に対して、ポインタはその記号の入力に
よってそれぞれのパスを通過する。詰号の記入されてい
ないリジェクトパスはシフトパスやリプリケートパスや
りタンパスζこ沿って記入されていない記号に対してポ
インタを消滅さぜる事を意味している。

たとえば、第２段目の状態遷移図の第２１番目のステー
トノード８１１にあるポインタは記号ｂｌこよってステ
ートノードＳ、；へ進み、記号ＵによってノードＳ１１
とＳζ、の両方へ進み、記号ａによってノード８１１へ
戻る。記号す、ｕ、ａ以外の記号が来るとりジェクショ
ンノードＲへ進んで消滅する。

このように、各ステートノードから出る全てのパスに記
号を割当てると、指定した記号列をアクセプトし、別の
クラスの記号列をリジェクトするよう順序論理の設計が
可能となる。

このような順序論理では記号列の１部が重複したり、欠
けたりしても混同がなければどこかのクラスに分類され
るような記号列識別が可能になる。

たとえば、第１段目の状態遷移図は記号列ａｂｕｓｅの
他にａａｂｂｕｓｓｅｅを受理し−ａｃｅやａｓｅ　　
をリジェクトする、他の段の状態遷移図でも同じような
記号列識別が可能である。

記号列の１部が重複したり、欠けたりした時にも受理し
てくれるΦは良いが標準のものとどの程度ずれているか
についての情報も記号列識別において重要である。その
ためには、ポインタがステートノードをどＣｔヱ進んだ
かの情報が検知され。

数量化される事が望ましい。

そこで１本発明では各ステートノードの出力信号に重み
係数を掛け、最終に近いステートノード根太きな重み係
数を割当て、アナログ加算結果を出力させる。それによ
って、類似度に対応した情報が求まるようにした。

たとえば、第２図の第１段目の状態遷移図において、最
終ステートノード８１４には重み係数４を、８１８には
３を、ＳＳｔには２を、ＳＯには１を割当てるとすると
、記号の入力毎でアナログ加算結果が出力される。記号
列ａｂｕｓｅφやａｂｕｓ　　に対してアナログ値の系
列１２３３３４や１２３３が出力される。第２段目の状
態遷移図に記号列ａｂｕｓやａｂｂｕｓｅを与えると１
３５５や１３３５５７のアナログ値の列が出力される。

このようなアナログ加算結果の最後の値またはピーク値
あるいは積分値のピーク値（総和に相補）がこの状態遷
移図の順序論理で受理される記号列への類似度を示すこ
とになる６ （実施例） 第３図は本発明の一実施例の説明図である。記号列はそ
れを外部信号に変換する外部信号記憶手段３１０のアド
レスデコーダ３１１に入力される。外部信号とは第２図
の各ステートノードの各信号に対する出力パスの選択を
指示する信号であり、それは記憶手段３１０の中では語
線３１２とビット線３１３との交点の所に記憶される。

すなわち、各語線３１２に対して記号列の構成要素とな
る記号が対応ずけられ、各ピッ）　ＩＩＪ　３１３に状
態遷移図の各ステートノードから出る出力パスの種類が
対応ずけられる。

状態遷移図の各ステートノードに対応するものがレジス
タ３４１で実現され、ステートノード間を遷移するポイ
ンタがディジタルの内部信号′１“で表わされるとする
と、状態遷移図がレジスタ・アレイ３４０を中心とした
回路で実現される。ステートノード間の結合線は外部信
号で制御される内部信号進路切換手段３２０によって実
現される。したがって、第３図は第２図の状態遷移図を
素直にハードウェア化した回路になっている。内部信号
設定手段３５０は記号列の入力開始毎に、レジスタ・ア
レイ３４０の先頭レジスタ３４１に内部信号を設定する
部分である。これがステート／−ドＳ、。へのポインタ
の設定に対応している。

レジスタ・アレイ３４０の各レジスタ３４１に抵抗３６
２を介して接続されるオペアンプ３６１はアナログ加算
器３６０を構成していて、登録された記号列と入力・記
号列との類似度に対応した加重和を出力するために使わ
れる。レジスタ・アレイ３４０の最後尾レジスタ３４１
の電圧をｖ４とし、その上の３つのレジスタ３４１の出
力電圧を下から順にｖＳ　＃　ｖｔ　ｖ■、とし、それ
ぞれのレジスタ３４１に接続される抵抗器３６２の抵抗
値をＲ４，鳥、　Ｒｔ　−Ｒｔ　　とすると。

オペアンプ３６１の出力（加重和）は で表わされる。ここに、　Ｒｓ　＜　ｆＬ２　＜　Ｒ８
＜　Ｒ４となるように５重み係数を決めるとする。抵抗
値を適当Ｅｃ選フコ（！：　ｌｃヨっテ、Ｖｔ　、　Ｖ
、　、　Ｖ、　、　Ｖ、　　（Ｄｌｉみ係数をそれぞれ
、１，２，３．４などに合わせることができる。この時
、第３図の記憶手段３１０の記憶する外部信号は記号列
ａｂｕｓｅφを受理するように設計されているので、記
号列ａｂｕｅφに対する加重和ｙは１，２，３，３．４
と順に増加する。一方、記号列ａｂｃｅφに対する加重
和ｙは１゜２．２，２．２のままで余り大きくならない
１重み係数を１．２，４．８などに合わせると、加重和
がそれぞれ１，２，４，４．８と１．２，２゜２．２に
なって、その差がはっきりする。

第４図は本発明のもう一つの実施例の説明図である。第
３図との違いは外部信号記憶手段３１０と内部信号進路
切換手段３２０との間に外部信号をデコードする解読手
段３３０を挿入した点にある。このような構成にすると
、進路切換手段３２０からレジスタ３４１への内部信号
の進路の選択の自由度が増加する。すなわち、内部信号
の進路切換手段３２０は第２図ｂ）の状態遷移図に従い
、外部信号記憶手段３１０の２本１対のビット線３１３
から出力される２ビツトの外部信号を解読器３３０を介
して受付ける。外部信号が１００“の時に１手前のレジ
スタ３１４から来る内部信号が消滅し、外部信号が′０
１“の時に前記内部信号が手前のレジスタ３４１へ戻り
、′１０“の時に前記内部信号が次段のレジスタ３４１
ヘシフトし、′１１“の時に内部信号が手前と次段の両
レジスタ３４１へ進むとしている、このような装置に記
号列ａｂｕｓｅやａｂｕやａｃｂｕｓやａｂｂｓｅが入
力されると１重み係数が第３図の場合と同じく、上から
１．２，３．４の時のアナログ加算器３６０の出力ｙが
それぞれ１３５５７．１３５．１００００　　と１３３
２０になり。

記号列ａｂｕｓｅに近い記号列でないと大きな出力値が
求まらない。これによって、外部信号の形で登録される
記号列と未知の入力記号列との類似度が計算されて出力
されることになる。

第５図は第３図と第４図の記号列識別装置で実行される
順序論理の状態遷移表である。第５図ａ）が第３図に、
ｂ）が第４図に対応している。この表の左端の列のＳ、
。＃　Ｓ１１　＃　Ｓ１！　ｔ　Ｓ１ｍ　はレジスタア
レイ３４０の上から下へ並ぶ５つのレジスタ３４１の名
前の甲の内部信号の発生の可能な４つを示す。右側の各
列は・ビの列の上端に記入された入力記号番こ対する内
部信号の行き先のレジスタ３４１の名前を示している。

左端の列のレジスタ３４１の名前と右側の行き先のレジ
スタ３４１の名前が等しいときがその列の上端の入力記
号で状態遷移図のリタンパスが選択されることを意味し
、等しくない時がその列の上端の入力信号でシフトパス
が選択されることを意味する。このように読む事によっ
て、第３図と第５図ａ）が対応していると云える。

第５図ｂ）においても、左端の列が内部信号を発生ずる
レジスタ３４１の名前を、その右の各記号に対応した列
が内部信号の行き先のレジスタ３４１の名前を示してい
る。リジェクションノードＲに進む事は内部信号の消滅
を意味し、２つの行き先のある部分はリプリケート・パ
スに対応する内部信号の進路の存在を意味している。こ
のような状態遷移関数表は記憶手段３１０への外部信号
の書込みのために役立つだけでなく、順序論理の設計変
更にも役立つ。

第６図は内部信号進路切換手段の一実施例の説明図であ
る。進路切換手段４３０の中味と共に、その周囲の回路
との接続方法も示している、故に。

Ｒ／Ｗ回路３１４．デコーダ３３０．レジスタ３４１は
第４図に示したものと同じである。

進路切換手段３２０の中のゲート６１０はデコーダ３３
０の第１出力線６１１が選択された時ｌこ、レジスタ３
４１から出力される内部信号を消滅させる。第１出力線
６１１が選択されない時にはレジスタ３４１の出力する
内部信号がゲー）　６１．０を通過してゲート６２０へ
進む、第２出力線６２１が選択される時には内部信号は
ゲート６３０へ進まず、アンド・ゲート６５０とリタン
パス６７０を介してオア・ゲート６０５へ戻る。

第１出力線６１１も第２出力線６２１も選択されていな
い時は内部信号がゲート６３０まで進む、第３出力線６
３１が選択されると、内部信号はゲート６３０を通過せ
ず、アンドゲート６６０とシフトパス６８０を介して次
段のオアゲート６０５へ進む、第４出力線６４１が選択
される場合には内部信号はゲート６１０，６２０，６３
０を通過し、アンドゲート６４０とリプリケートパス６
９０を通って１元のレジスタ３４１と次のレジスタ４４
１につながる２つのオアゲート６０５へ進む。

なお、４種類の外部信号００，０１，１０．１１が必ず
、リジェクトパス、リタンパス、シフトパスやリプリケ
ートパスの選択だけに対応ずけられるのではなく、リジ
ェクトパスの代りに、１段とか２段のジャンプパスを割
当てたり、戻りジャンプパスを割当てたりしても良い。

要するに、登録した記号列に類似した記号列が入力され
ると内部信号が検出手段４６０の方へ多く進み、そうで
ない記号列が入力される時に、内部信号が検出手段４６
０の方へ進めないように設計できればよい。

第７図は本発明の第３の実施例の４説明図である。

この装置構成図は４個の記号列ａｂｕｓｅ、ａｃｅ。

ｂａｓｅ、ｃａｓｅと入力記号列との類似度を並列に計
算し、類似度の最も大きい・クラスを決定する場合を例
にとり上げている。それを実行するために第４図の記号
列識別回路を４個並列に並べ、外部信号記憶手段３１０
のアドレスレコーダ３１１を４個の回路で共用できるよ
うにしている。さらに、４個の記号列識別回路のアナロ
グ加算器３６０の出力が最大値検出機能付きのエンコー
ダ３７０に接続されている。これによって、入力記号が
登録された記号列の中で最もよく類似した記号列のクラ
ス酢号に変換される。

外部信号記憶手段３１０の記憶内容は上から下へ並ぶ４
つのアナログ加算器３６０に対応ずけて、記号列ａｂｕ
ｓｅ、ａｃｅ、ｂａｓｅとｃａｓｅ　を分類するように
決められている。それは第２図（ｂｌに示すような状態
遷移図や第５図の状態遷移表を用いて設計される。

識別の対象となる記号列が外部信号記憶手段３１０のア
ドレスデコーダ３１１に入力されると、各記号に対応し
た語線３１２が順に選択され、それに交差する全ビット
線３１３から各内部信号進路切換手段３２０のデコーダ
３３０に向けて外部信号が送られる。この外部信号によ
って、レジスタ・アレイ３４０の中の内部信号の進路が
一斉に制御される。

レジスタ・アレイ３４０の中の各レジスタ３４１の内容
は、この図では記号列の終りに来るスペース記号φｌこ
よって′０“にリセットされるとしている。

または、そのようになるように、記号φに対して１００
“の外部信号が記憶手段３１０に書込まれている、ただ
し、記憶手段３１０の最上段のビット線３１３にのみ、
スペース記号φに対して′１“の外部信号がＲ／Ｗ回路
３１４を介して読出され、内部信号設定回路３５０で位
相遅れのタイミング調整を経て、０“にリセットされた
レジスタ・アレイ３４０の先頭レジスタ３４１にセット
される。ただし、１段目から３段目までのレジスタ・ア
レイ３４０の最後尾レジスタ３４１は次の段のレジスタ
・アレイ３４０の先頭レジスタ３４１を兼ねるようにな
っている。故に、アナログ加算器３６０の出力値はスペ
ース記号φの出力される前にエンコーダ３７０で比較さ
れ、バイナリ−コード等に符号化される必要がある。

各記号列（英単語等）に対して、第１表のように、別の
記号列（日本語訳など）を発生させるには、エンコーダ
３７０に通常メモリを接続し、エンコーダ３７０の出力
で指定されるアドレスに、対応する記号列（日本語訳な
ど）を格納すればよい。

なお、第７図の装置構成要素はすべて半導体ＩＣで実現
可能である。外部信号記憶手段３１０は半導体Ｒ，ＡＭ
やｐＲＯＭなどで良いし、レジスタ・アレ′°“ｏ　６
＊ｓｓ。″“″″″″１°゛°１“”＠　　、−。

号設定手段３５０はパルス信号の位相を遅らせるだけで
よく、フリップフロップやＣＲ回路で実現できる。デコ
ーダ３３０や進路切換手段３２０はゲートアレイで実現
できる。

第８図は最大値検出機能付きのエンコーダの一実施例を
示す。左端のアナログ加算器３６０は第７図に示したも
のと同じである。それ等の出力が差動増巾器８１０１こ
入力され、下降電圧発生器８５０の出力電圧と比較され
る。差動増巾器８１０の出力は極性判別回路８２０でデ
ィジタル信号に変換される。

すなわち、４つのアナログ加算器３６０の出力信号の中
で最も大きいものが一番早く、極性判別回路８２０の出
力を′１０“から１１“ヘスイッチさせる。その変化が
オアゲート８６０で検出され、オアゲート８６０の出力
によってラッチ回路８３０は極性判別回路８２０の出力
をセットしてホールドする。故に。

４つのラッチ回路８３０の中の１つだけが′１“を保持
し、他は′０“のままである。故に１通常のエンコーダ
８４０を用いることによって、最大のアナログ加算結果
を出力するアナログ加算器の位置を示、　　すバイナリ
−コードが入力記号列の分類コードとして出力されるよ
うになる。

ラッチ回路８３０やエンコーダ８４０の出力をいつまで
ホールドするかはユーザーの要求で決まる。

応用回路がエンコーダ８４０の出力を受付けた時にラッ
チ回路８３０にリセット信号を送ればよい、リセット信
号をスペース記号φの印加終了時刻に発生させることも
可能である。

第７図の記号列識別装置は現在の半導体ＶＬＳＩ技術を
用いれば容易に１チツプに収容される回路から成ってい
る。入出力端子数は記号コードのビット数と記号列の分
類コードのビット数の和がほとんどであるために、そう
多くない、記号コードを８ビツトにすると、２５６個の
記号が受付は可能になり、カタカナ、ひらがな、アルフ
ァベット。

特殊文字などを含ませることが可能になる。

記号列の長さＬは色々と異なるが、ステートノード数Ｍ
は必ずしもＬｔこ合わせなくてよい。記号数Ｋが２５６
に及ぶと、その記号をＬ個まで並べた時に出来上る記号
列が」に１　　個に及ぶから、Ｌが４でもに＝２５６な
ら４Ｘ１０’個もの記号列が存在する。その中で意味の
ある記号列はごくわずかであり、記号列の登録数（クラ
ス数）Ｎの数倍程度である。故に、記号列りが長くても
、そのような記号列を識別する順序論理のステートノー
ド数ＭはＬより小さい数１例えば、４とか８でよい。

ＮＩＩＩＩＩの記号列を識別するために必要な外部信号
記憶手段（ＲＡＭ　）　　４１０の記憶容量ＣはＣごＭ
、に、Ｎ　　またはＣご２・Ｍ・Ｋ・Ｎだけ必要になる
。第７図では、　Ｋ：２５６　、　Ｍ＝４　。

Ｎ−１６とするとＣゴ３２７６８　（ビット）になる。

ＲＡＭの記憶容量が５１２Ｋｂに及ぶならば、へを２５
６クラスに増やすことができる。

この記号列識別装置の処理速度イこついては、外部信号
記憶手段４１０に使われる半導体ＲＡＭのサイクルタイ
ムＴｃが１つの記号の処理時間にほぼ対応する。そして
Ｌ文字の記号列の入力時間Ｌ・Ｔｃが記号列の処理時間
に相当する。故に、Ｔｃを小さくすれば、記号列の処理
時間も減少し、ＴｃがＩＱＱ　Ｈｓｅｃならば、毎秒１
０７個の記号を受付ける。

Ｌ　”？　１０とすると、毎秒１００万個の記号列が処
理されることになる。

従来のように、マイコンで比較を続けて記号列の識別を
行なわせる時には各記号列の処理はＬ−、−」０の時に
数１００μ式を要する。故に、毎秒の記号列処理数は高
々数万個である。しかも、マイコンの場合には柔軟性が
ない。記号列の一部の記号に入力ミスがあると識別が行
なわれない、柔軟性を持たせようとすると、その分だけ
記号列の登録数を増やす必要が起り、それがさらに処理
速度を低下させることになる。

１チツプで２５６種の記号から成る記号列を２５６クラ
スに分類することができる事はワープロで作成した文章
の原文ファイルからシーケンシャルに読出される記号列
文章の中から２５６個までのキーワード（記号列）の抽
出を一挙にやりとげれる事を意味する。従来は多数のキ
ーワードの同時検索が困難であったから、上記チップの
インパクトは太きい。

この記号列識別装置はＯＣＲ装置や音声認識装置などバ
タン認識を行なうシステムにおける特徴系列の分類にお
いても役立つ。この記号列識別装置の１チツプＬＳＩ化
は言語翻訳に必要な辞書としても役立つ。このチップに
通常ＲＡＭを接続し。

各記号列の分類コードに対応ずけて、単語の訳語を格納
すると、１チツプζこつき２５６単語までの翻訳が記号
列の入力の完了時に直ちに求まる。記号列識別チップに
接続される通常ＲＡＭには記号列の分類コードに対応ず
けて、各種の情報を格納することが可能であって、それ
によって１種々の記号列情報処理機能が達成される。た
とえば、記号列の分類コードに対応すけ、単語の品詞コ
ードや記号列の出現回数や記号列文章に対する処理命令
を格納すると、知識情報の収集や整理が行ないやすくな
る７ （発明の効果） 以上に述べたように１本発明によれば、従来のマイコン
とソフトウェアの組合わせによる記号列の分類による処
理時間の大きい事と柔軟性に欠ける事の欠陥が容易に解
決する。また、本発明の記号列識別装置が１チツプのＬ
ＳＩにまとまり易い事を考えると、このようなＬＳＩは
文章の原文ファイルからのキーワードの抽出や言語翻訳
用の電子辞書やバタン認識システムの特徴系列の分類ζ
こおいて欠かすことのできない機能素子になると考えら
れる。

なお１以上の実施例の説明においては、外部信号が内部
信号の進路切換え手段に対して、消滅やリターンやシフ
トやりブリケートの４つの進路しか示さないと説明され
たが、リプリケートまたは消滅の代りに２ステツプや３
ステ、プのジャンプを割当ることも可能であって１以上
の記載は何ら本発明の請求範囲を限定するものでない。

【図面の簡単な説明】

第１図は記号列識別問題の説明図、第２図は記号列識別
順序論理の状態遷移図、第３図は本発明の第１の実施例
を示す図、第４図は本発明の第２の実施例を示す図、第
５図は順序論理設計のための状態遷移関数表を示す図、
第６図は内部信号進路切換手段の一実施例を示す図、第
７図は本発明の第３の実施例を示す図、第８図はエンコ
ーダの一実施例を示す図である。 第３図、第４図と第６図と第７図において。 ３１０・・・外部信号記憶手段、３１１・・・アドレス
デコーダ、３１２・・・語線、３１３・・・ビット線、
３１４・・・几／Ｗ回路、３２０・・・内部信号進路切
換手段、３３０・・・デコーダ、３４０・・・レジスタ
・アレイ、３４１・・・レジスタ。 ３５０・・・内部信号設定手段、３６０・・・アナログ
加算器。 ３６１・・オペ・アンプ、３６２・・・抵抗器、３７０
・・・エンコーダ、　６０５，６１０，６２０，６３０
，６４０，６５０，６６０・・・論理ゲート、８１Ｏ・
・・差動増巾器、８２０・・・極性判別回路。 ８３０・・・ラッチ回路、８４０・・・エンコーダ、８
５０・・・下降電圧発生器、８６０・・・オア・ゲート
。 第１図 第２図 勇３図 噺５図 第６図 第７図

Claims (3)

【特許請求の範囲】
1. （１）各記号に関連ずけて外部信号を記憶する外部信号
   記憶手段と、記号の入力に対して前記記憶手段の出力す
   る外部信号によって制御される内部信号進路切換手段と
   、これを介して連結されるレジスタ・アレイと、記号ま
   たは記号列の入力開始毎に前記レジスタ・アレイの先頭
   レジスタに内部信号をセットする内部信号設定手段と、
   前記レジスタ・アレイの中の複数レジスタの出力に重み
   係数を掛けて加算するアナログ加算手段とを備えること
   を特徴とする記号列識別装置。
2. （２）各記号に関連ずけて外部信号を記憶する外部信号
   記憶手段と、記号の入力に対して前記記憶手段の出力す
   る外部信号によって制御される内部信号進路切換手段と
   、これを介して連結されるレジスタ・アレイと、記号ま
   たは記号列の入力開始毎に前記レジスタ・アレイの先頭
   レジスタに内部信号をセットする内部信号設定手段と前
   記レジスタアレイの中の複数レジスタの出力に重み係数
   を掛けて加算するアナログ加算手段とを備えた記号列識
   別装置であって、前記レジスタ・アレイが複数個配置さ
   れ、各レジスタ・アレイの中の複数レジスタに接続され
   るアナログ加算手段と、複数アナログ加算手段に接続さ
   れる最大値検出エンコード手段とを備えたことを特徴と
   する記号列識別装置。
3. （３）前記外部信号記憶手段と前記内部信号進路切換手
   段との間に前記外部信号記憶手段の出力をデコードする
   解読手段を挿入したことを特徴とする特許請求範囲第１
   項又は第２項に記載の記号列識別装置。