JPS6128140B2 - - Google Patents
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- Publication number
- JPS6128140B2 JPS6128140B2 JP55175430A JP17543080A JPS6128140B2 JP S6128140 B2 JPS6128140 B2 JP S6128140B2 JP 55175430 A JP55175430 A JP 55175430A JP 17543080 A JP17543080 A JP 17543080A JP S6128140 B2 JPS6128140 B2 JP S6128140B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- register
- stage
- time
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は命令制御装置に関し、特に命令制御装
置の命令パイプラインにおいて、演算実行時のパ
イプラインをリード段階とライト段階の中間に中
間のレジスタを設けて演算命令を一時的に保持す
るようにしてエレメント数が少ないかあるいは１
エレメントあたりの処理時間の長い命令が続いて
も効率よくデータ処理が遂行できるようにした命
令制御装置に関する。
置の命令パイプラインにおいて、演算実行時のパ
イプラインをリード段階とライト段階の中間に中
間のレジスタを設けて演算命令を一時的に保持す
るようにしてエレメント数が少ないかあるいは１
エレメントあたりの処理時間の長い命令が続いて
も効率よくデータ処理が遂行できるようにした命
令制御装置に関する。
高速データ処理装置の分野では、命令の処理
を、命令語の取出し（Fetch，Ｆ）、その解
読（Decode，Ｄ）、命令実行（Execute，Ｅ）
の３段階に分けてこれを第１図に示す如く、パイ
プライン処理することが一般に行なわれている。
即ち、先行の命令１が命令実行Ｅを行なつている
とき次の命令２は命令の解読Ｄを行ない。さらに
次の命令３は命令語取出Ｆを行なうというよう
に、各段階を同時に処理する。
を、命令語の取出し（Fetch，Ｆ）、その解
読（Decode，Ｄ）、命令実行（Execute，Ｅ）
の３段階に分けてこれを第１図に示す如く、パイ
プライン処理することが一般に行なわれている。
即ち、先行の命令１が命令実行Ｅを行なつている
とき次の命令２は命令の解読Ｄを行ない。さらに
次の命令３は命令語取出Ｆを行なうというよう
に、各段階を同時に処理する。
そしてベクトル命令を処理するベクトル演算装
置では、命令実行は多数のエレメントデータを処
理するために一つのデータの処理が終つてから次
のデータの処理を始めていたのでは処理時間が長
くなる。そこでこの命令実行段階では多数のエレ
メントデータをパイプライン処理することが行な
われる。
置では、命令実行は多数のエレメントデータを処
理するために一つのデータの処理が終つてから次
のデータの処理を始めていたのでは処理時間が長
くなる。そこでこの命令実行段階では多数のエレ
メントデータをパイプライン処理することが行な
われる。
例えば加算を行なう場合には、第２図に示す如
く、演算処理部における命令実行は、データの
読出し（Read）、両オペランドの指数比較
（Compare）、指数を合わせるためのシフト
（Alignment）、加算（Add）、補正後正規化
のためのシフト（Post Shift）、データの書込
み（Write）の６段階に分けられる。したがつて
複数のエレメントを１つの命令で処理するベクト
ル命令をパイプライン演算器で処理すると、上記
第２図に示す如く、一番先行のエレメントl1に関
して、最終段階である書込処理が行なわれると
き、次のエレメントl2はポストシフト処理が行な
われ、エレメントl3は加算処理が行なわれ、エレ
メントl4についてはアライメント処理が行なわ
れ、エレメントl5については指数処理が行なわ
れ、そしてエレメントl5については読出処理が行
なわれ、このような各処理がエレメントlnについ
て順次行なわれる。そしてその結果、ベクトル命
令で例えば加算を行なう場合には、１命令につい
て、第３図の如き平行四辺形で表示されるような
処理が遂行されることになる。
く、演算処理部における命令実行は、データの
読出し（Read）、両オペランドの指数比較
（Compare）、指数を合わせるためのシフト
（Alignment）、加算（Add）、補正後正規化
のためのシフト（Post Shift）、データの書込
み（Write）の６段階に分けられる。したがつて
複数のエレメントを１つの命令で処理するベクト
ル命令をパイプライン演算器で処理すると、上記
第２図に示す如く、一番先行のエレメントl1に関
して、最終段階である書込処理が行なわれると
き、次のエレメントl2はポストシフト処理が行な
われ、エレメントl3は加算処理が行なわれ、エレ
メントl4についてはアライメント処理が行なわ
れ、エレメントl5については指数処理が行なわ
れ、そしてエレメントl5については読出処理が行
なわれ、このような各処理がエレメントlnについ
て順次行なわれる。そしてその結果、ベクトル命
令で例えば加算を行なう場合には、１命令につい
て、第３図の如き平行四辺形で表示されるような
処理が遂行されることになる。
そしてさらにデータ処理速度を増大するため
に、第４図に示す如く、命令実行段階の命令パイ
プラインを読出しからポストシフトまでを管理す
るリード段階（ＥR）と演算結果のデータ書込み
を管理するライト段階（ＥW）とにわけて管理す
る方法が用いられている。このようにすると、命
令１の最終エレメントがリード段階ＥR1をすぎ、
かつ命令１がライト段階ＥW1にある時刻T2で、
次の命令２のリード段階ＥR2を開始することがで
き、命令１と命令２との間の遊び時間が生じ難く
することができる。
に、第４図に示す如く、命令実行段階の命令パイ
プラインを読出しからポストシフトまでを管理す
るリード段階（ＥR）と演算結果のデータ書込み
を管理するライト段階（ＥW）とにわけて管理す
る方法が用いられている。このようにすると、命
令１の最終エレメントがリード段階ＥR1をすぎ、
かつ命令１がライト段階ＥW1にある時刻T2で、
次の命令２のリード段階ＥR2を開始することがで
き、命令１と命令２との間の遊び時間が生じ難く
することができる。
しかしながらこのような場合でも、第５図に示
す如く、例えば１エレメントデータの読出しから
書込みまでの時間に比して１命令全体のエレメン
ト数が少ない場合には、先の命令がライト段階に
入つておらず、次の命令が投入できず、命令間に
遊びが生ずることがある。すなわち、第５図にお
いて、時刻T1で命令０のライト段階ＥW0が開始
され、かつ命令１のリード段階ＥR1が開始されて
いるとき、命令１の読出すべきエレメント数が少
ない場合には時刻T2でその読出しが終了するも
ののこのときは先行の命令０における書込段階Ｅ
W0が終了していないので、命令１の読出段階ＥR1
で保持している命令をその書込段階用のステージ
のレジスタに転送することができない。そして時
刻T3において先行の命令０の書込段階ＥW0が終
了したとき命令１が書込段階ＥW1に入ることがで
き、これによりそれまで命令１の読出段階ＥR1が
使用していた読出段階用のステージのレジスタが
空くことになる。それ故、時刻T3において次の
命令２の読出段階ＥR2が開始されることになる。
この結果、時刻T2からT3までの期間ｔの間遊び
が生ずることになる。
す如く、例えば１エレメントデータの読出しから
書込みまでの時間に比して１命令全体のエレメン
ト数が少ない場合には、先の命令がライト段階に
入つておらず、次の命令が投入できず、命令間に
遊びが生ずることがある。すなわち、第５図にお
いて、時刻T1で命令０のライト段階ＥW0が開始
され、かつ命令１のリード段階ＥR1が開始されて
いるとき、命令１の読出すべきエレメント数が少
ない場合には時刻T2でその読出しが終了するも
ののこのときは先行の命令０における書込段階Ｅ
W0が終了していないので、命令１の読出段階ＥR1
で保持している命令をその書込段階用のステージ
のレジスタに転送することができない。そして時
刻T3において先行の命令０の書込段階ＥW0が終
了したとき命令１が書込段階ＥW1に入ることがで
き、これによりそれまで命令１の読出段階ＥR1が
使用していた読出段階用のステージのレジスタが
空くことになる。それ故、時刻T3において次の
命令２の読出段階ＥR2が開始されることになる。
この結果、時刻T2からT3までの期間ｔの間遊び
が生ずることになる。
したがつて本発明は、このような場合でも上記
の如き遊び期間が生じないようにして一層高速の
データ処理ができるように構成した命令制御装置
を提供することを目的とするものであり、このた
めに本発明による命令制御装置ではデータ処理部
をパイプライン構造としたベクトル命令を処理す
るデータ処理装置において、処理すべきデータの
読取り制御を行なう命令がセツトされる第１の命
令セツトレジスタと、処理結果のデータの書込み
制御を行なう命令がセツトされる第２の命令セツ
トレジスタと、複数の中間レジスタを設けるとと
もに該中間レジスタを上記第１の命令セツトレジ
スタと第２の命令セツトレジスタの中間の位置に
配置し、データの読取り制御が終了した命令を上
記第１の命令セツトレジスタから中間レジスタの
１つに移動する第１の選択手段と、上記中間レジ
スタのうちの１つの命令を第２の命令セツトレジ
スタにセツトする第２の選択手段とを備えたこと
を特徴とする。
の如き遊び期間が生じないようにして一層高速の
データ処理ができるように構成した命令制御装置
を提供することを目的とするものであり、このた
めに本発明による命令制御装置ではデータ処理部
をパイプライン構造としたベクトル命令を処理す
るデータ処理装置において、処理すべきデータの
読取り制御を行なう命令がセツトされる第１の命
令セツトレジスタと、処理結果のデータの書込み
制御を行なう命令がセツトされる第２の命令セツ
トレジスタと、複数の中間レジスタを設けるとと
もに該中間レジスタを上記第１の命令セツトレジ
スタと第２の命令セツトレジスタの中間の位置に
配置し、データの読取り制御が終了した命令を上
記第１の命令セツトレジスタから中間レジスタの
１つに移動する第１の選択手段と、上記中間レジ
スタのうちの１つの命令を第２の命令セツトレジ
スタにセツトする第２の選択手段とを備えたこと
を特徴とする。
以下本発明の一実施例を第６図および第７図に
もとづき説明する。
もとづき説明する。
第６図は本発明の一実施例構成を示し、第７図
はその動作説明図である。
はその動作説明図である。
図中、１はリード・ステージ・レジスタ、２は
第１カウンタ、３は第１スタート・アツプ・レジ
スタ、４は第２スタート・アツプ・レジスタ、５
は第３スタート・アツプ・レジスタ、６は第２カ
ウンタ、７〜９はアンド回路、１０はライト・ス
テージ・レジスタである。
第１カウンタ、３は第１スタート・アツプ・レジ
スタ、４は第２スタート・アツプ・レジスタ、５
は第３スタート・アツプ・レジスタ、６は第２カ
ウンタ、７〜９はアンド回路、１０はライト・ス
テージ・レジスタである。
リード・ステージ・レジスタ１は、命令実行段
階における読出段階を管理する命令がセツトされ
るレジスタである。第１カウンタ２はリード・ス
テージ・レジスタ１にセツトされた命令の転送先
となるスタート・アツプ・レジスタを選択する選
択信号を発生するものであり、第１スタート・ア
ツプ・レジスタ３乃至第３スタート・アツプ・レ
ジスタ５はリード・ステージ・レジスタ１にセツ
トされた命令を一時的に保持するレジスタであ
る。第２カウンタ６はアンド回路７〜９を選択的
にオン状態に制御する制御信号を発生するもので
あり、ライト・ステージ・レジスタ１０は書込段
階を管理する命令がセツトされるレジスタであ
る。
階における読出段階を管理する命令がセツトされ
るレジスタである。第１カウンタ２はリード・ス
テージ・レジスタ１にセツトされた命令の転送先
となるスタート・アツプ・レジスタを選択する選
択信号を発生するものであり、第１スタート・ア
ツプ・レジスタ３乃至第３スタート・アツプ・レ
ジスタ５はリード・ステージ・レジスタ１にセツ
トされた命令を一時的に保持するレジスタであ
る。第２カウンタ６はアンド回路７〜９を選択的
にオン状態に制御する制御信号を発生するもので
あり、ライト・ステージ・レジスタ１０は書込段
階を管理する命令がセツトされるレジスタであ
る。
次に第６図の動作状態を第７図を参照しながら
説明する。
説明する。
(1) まず、リード・ステージ、レジスタ１には、
時刻T0に、このリード・ステージ・レジスタ
１に命令をセツトするＥRセツト信号が印加さ
れて命令がツトされ、これにもとずき読出段
階ＥR1の制御が行なわれる。そしてこの読出段
階ＥR1が時刻T1で終了すると、第１カウンタ
２にスタート・アツプ・レジスタのいずれか１
つに命令を保持させることを指示するＥSセツ
ト信号が印加される。これにより第１カウンタ
２は第１スタート・アツプ・レジスタ３にセツ
ト信号が伝達され、命令１は第１スタート・ア
ツプ・レジスタ３にセツトされる。このときリ
ード・ステージ・レジスタ１にＥRセツト信号
が印加され、命令がセツトされることにな
る。
時刻T0に、このリード・ステージ・レジスタ
１に命令をセツトするＥRセツト信号が印加さ
れて命令がツトされ、これにもとずき読出段
階ＥR1の制御が行なわれる。そしてこの読出段
階ＥR1が時刻T1で終了すると、第１カウンタ
２にスタート・アツプ・レジスタのいずれか１
つに命令を保持させることを指示するＥSセツ
ト信号が印加される。これにより第１カウンタ
２は第１スタート・アツプ・レジスタ３にセツ
ト信号が伝達され、命令１は第１スタート・ア
ツプ・レジスタ３にセツトされる。このときリ
ード・ステージ・レジスタ１にＥRセツト信号
が印加され、命令がセツトされることにな
る。
(2) 命令に関する演算処理が進み、時刻T2に
おいて書込段階ＥW1の制御が行なわれるとき、
ライト・ステージ・レジスタ１０に命令をセツ
トするＥWセツト信号が第２カウンタ６および
ライト・ステージ・レジスタ１０に印加され
る。同時に上記第２カウンタ６からアンド回路
７に論理「１」が伝達されるので、該アンド回
路７はオン状態になり、かくして第１スター
ト・アツプ・レジスタ３にセツトされていた命
令がアンド回路７を経由してライト・ステー
ジ・レジスタ１０にセツトされる。これにより
時刻T2から命令の書込段階ＥW1が行なわれ
る。またこの時刻T2で命令に関する読出段
階ＥR2が終了するのでＥSセツト信号が第１カ
ウンタ２に印加される。該第１カウンタ２は今
度は第２スタート・アツプ・レジスタ４にセツ
ト信号を印加するので、このときリード・ステ
ージ・レジスタ１にセツトされていた命令が
第２スタート・アツプ・レジスタ４にセツトさ
れることになる。そしてリード・ステージ・レ
ジスタ１にＥRセツト信号が印加されるので、
今度はこのリード・ステージ・レジスタ１に命
令がセツトされその読出段階ＥR3が開始され
る。
おいて書込段階ＥW1の制御が行なわれるとき、
ライト・ステージ・レジスタ１０に命令をセツ
トするＥWセツト信号が第２カウンタ６および
ライト・ステージ・レジスタ１０に印加され
る。同時に上記第２カウンタ６からアンド回路
７に論理「１」が伝達されるので、該アンド回
路７はオン状態になり、かくして第１スター
ト・アツプ・レジスタ３にセツトされていた命
令がアンド回路７を経由してライト・ステー
ジ・レジスタ１０にセツトされる。これにより
時刻T2から命令の書込段階ＥW1が行なわれ
る。またこの時刻T2で命令に関する読出段
階ＥR2が終了するのでＥSセツト信号が第１カ
ウンタ２に印加される。該第１カウンタ２は今
度は第２スタート・アツプ・レジスタ４にセツ
ト信号を印加するので、このときリード・ステ
ージ・レジスタ１にセツトされていた命令が
第２スタート・アツプ・レジスタ４にセツトさ
れることになる。そしてリード・ステージ・レ
ジスタ１にＥRセツト信号が印加されるので、
今度はこのリード・ステージ・レジスタ１に命
令がセツトされその読出段階ＥR3が開始され
る。
(3) 時刻T3において命令の読出段階ＥR3が終
了すると、ＥSセツト信号が第１カウンタ２に
印加されるので、該第１カウンタ２は第３スタ
ート・アツプ・レジスタ５にセツト信号を印加
する。これにより、このときリード・ステー
ジ・レジスタ１にセツトされていた命令が第
３スタート・アツプ・レジスタ５に保持される
ことになる。そしてリード・ステージ・レジス
タ１にＥRセツト信号が印加され、リード・ス
テージ・レジスタ１に命令がセツトされ、そ
の読出段階ＥR4が始まる。
了すると、ＥSセツト信号が第１カウンタ２に
印加されるので、該第１カウンタ２は第３スタ
ート・アツプ・レジスタ５にセツト信号を印加
する。これにより、このときリード・ステー
ジ・レジスタ１にセツトされていた命令が第
３スタート・アツプ・レジスタ５に保持される
ことになる。そしてリード・ステージ・レジス
タ１にＥRセツト信号が印加され、リード・ス
テージ・レジスタ１に命令がセツトされ、そ
の読出段階ＥR4が始まる。
(4) 時刻T4において命令の書込段階ＥW1が終
了するとＥWセツト信号が第２カウンタ６およ
びライト・ステージ・レジスタ１０に印加され
る。これにより第２カウンタ６はアンド回路８
に論理「１」を出力してこれをオン状態にす
る。かくして第２スタート・アツプ・レジスタ
４に保持されていた命令がライト・ステー
ジ・レジスタ１０にセツトされ、命令に関す
る書込段階ＥW2が始じまる。
了するとＥWセツト信号が第２カウンタ６およ
びライト・ステージ・レジスタ１０に印加され
る。これにより第２カウンタ６はアンド回路８
に論理「１」を出力してこれをオン状態にす
る。かくして第２スタート・アツプ・レジスタ
４に保持されていた命令がライト・ステー
ジ・レジスタ１０にセツトされ、命令に関す
る書込段階ＥW2が始じまる。
(5) 時刻T5において、命令に関する書込段階
ＥW2が終了すると、ＥWセツト信号が第２カウ
ンタ６およびライト・ステージ・レジスタ１０
に印加され、これにより第２カウンタ６はアン
ド回路９に「１」を出力する。かくして第３ス
タート・アツプ・レジスタ５にセツトされた命
令がライト・ステージ・レジスタ１０に保持
されて命令の書込段階ＥW3が開始される。こ
のときＥSセツト信号が第１カウンタ２に印加
されるので、第１カウンタ２は再び第１スター
ト・アツプ・レジスタ３にセツト信号を出力
し、第１スタート・アツプ・レジスタ３に命令
が保持される。
ＥW2が終了すると、ＥWセツト信号が第２カウ
ンタ６およびライト・ステージ・レジスタ１０
に印加され、これにより第２カウンタ６はアン
ド回路９に「１」を出力する。かくして第３ス
タート・アツプ・レジスタ５にセツトされた命
令がライト・ステージ・レジスタ１０に保持
されて命令の書込段階ＥW3が開始される。こ
のときＥSセツト信号が第１カウンタ２に印加
されるので、第１カウンタ２は再び第１スター
ト・アツプ・レジスタ３にセツト信号を出力
し、第１スタート・アツプ・レジスタ３に命令
が保持される。
(6) 時刻T6において命令に関する書込段階ＥW
３が終了すると、ＥWセツト信号が第２カウンタ
６およびライト・ステージ・レジスタ１０に印
加される。これにより第２カウンタ６は再びア
ンド回路７に「１」を出力する。かくして第１
スタート・アツプ・レジスタ３にセツトされた
命令がライト・ステージ・レジスタ１０に保
持されて命令の書込段階ＥW4が開始される。
そして時刻T7においてこの命令の書込段階
ＥW4が終了すると上記一連の命令〜命令に
対する処理を、遊び期間の生ずることなく処理
することができる。
３が終了すると、ＥWセツト信号が第２カウンタ
６およびライト・ステージ・レジスタ１０に印
加される。これにより第２カウンタ６は再びア
ンド回路７に「１」を出力する。かくして第１
スタート・アツプ・レジスタ３にセツトされた
命令がライト・ステージ・レジスタ１０に保
持されて命令の書込段階ＥW4が開始される。
そして時刻T7においてこの命令の書込段階
ＥW4が終了すると上記一連の命令〜命令に
対する処理を、遊び期間の生ずることなく処理
することができる。
以上説明の如く、結局本発明によれば命令実行
段階における読出段階と書込段階との間に、中間
レジスタを複数個設けてこれらに各命令を一時的
に保持するように構成してリード・ステージ・レ
ジスタとライト・ステージ・レジスタの有効利用
をはかることができるので、１エレメント・デー
タのリードからライトまでの時間に比して１命令
全体のエレメント数が少ない場合でも、各命令間
の遊びを生ずることなくデータ処理を行なうこと
ができる。特にロード命令やストア命令のよう
に、主記憶装置とのデータ交換を行なう命令で
は、主記憶装置に対するアクセスタイムが大きい
ため１エレメントの処理時間が大きくなり、この
ため従来のものでは各命令間に遊び期間が生ずる
ようなことがあつた欠点が、本発明により遊び期
間が生じることなくデータ処理を行なえるように
改善することができる。
段階における読出段階と書込段階との間に、中間
レジスタを複数個設けてこれらに各命令を一時的
に保持するように構成してリード・ステージ・レ
ジスタとライト・ステージ・レジスタの有効利用
をはかることができるので、１エレメント・デー
タのリードからライトまでの時間に比して１命令
全体のエレメント数が少ない場合でも、各命令間
の遊びを生ずることなくデータ処理を行なうこと
ができる。特にロード命令やストア命令のよう
に、主記憶装置とのデータ交換を行なう命令で
は、主記憶装置に対するアクセスタイムが大きい
ため１エレメントの処理時間が大きくなり、この
ため従来のものでは各命令間に遊び期間が生ずる
ようなことがあつた欠点が、本発明により遊び期
間が生じることなくデータ処理を行なえるように
改善することができる。
なお上記の説明ではスタート・アツプ・レジス
タを３個使用した場合の例について行なつたが勿
論本発明はこれのみに限定されるものではない。
タを３個使用した場合の例について行なつたが勿
論本発明はこれのみに限定されるものではない。
第１図乃至第３図はベクトル演算装置の動作説
明図、第４図はベクトル演算装置の高速動作構成
の説明図、第５図はその問題点の説明図、第６図
は本発明の一実施例構成図、第７図はその動作説
明図である。 図中、１はリード・ステージ・レジスタ、２は
第１カウンタ、３は第１スタート・アツプ・レジ
スタ、４は第２スタート・アツプ・レジスタ、５
は第３スタート・アツプ・レジスタ、６は第２カ
ウンタ、７〜９はアンド回路、１０はライト・ス
テージ・レジスタをそれぞれ示す。
明図、第４図はベクトル演算装置の高速動作構成
の説明図、第５図はその問題点の説明図、第６図
は本発明の一実施例構成図、第７図はその動作説
明図である。 図中、１はリード・ステージ・レジスタ、２は
第１カウンタ、３は第１スタート・アツプ・レジ
スタ、４は第２スタート・アツプ・レジスタ、５
は第３スタート・アツプ・レジスタ、６は第２カ
ウンタ、７〜９はアンド回路、１０はライト・ス
テージ・レジスタをそれぞれ示す。
Claims (1)
- １ データ処理部をパイプライン構造としたベク
トル命令を処理するデータ処理装置において、処
理すべきデータの読取り制御を行なう命令がセツ
トされる第１の命令セツトレジスタと、処理結果
のデータの書込み制御を行なう命令がセツトされ
る第２の命令セツトレジスタと、複数の中間レジ
スタを設けるとともに該中間レジスタを上記第１
の命令セツトレジスタと第２の命令セツトレジス
タの中間の位置に配置し、データの読取り制御が
終了した命令を上記第１の命令セツトレジスタか
ら中間レジスタの１つに移動する第１の選択手段
と、上記中間レジスタのうちの１つの命令を第２
の命令セツトレジスタにセツトする第２の選択手
段とを備えたことを特徴とする命令制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17543080A JPS5798044A (en) | 1980-12-12 | 1980-12-12 | Device for controlling instruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17543080A JPS5798044A (en) | 1980-12-12 | 1980-12-12 | Device for controlling instruction |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5798044A JPS5798044A (en) | 1982-06-18 |
| JPS6128140B2 true JPS6128140B2 (ja) | 1986-06-28 |
Family
ID=15995960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17543080A Granted JPS5798044A (en) | 1980-12-12 | 1980-12-12 | Device for controlling instruction |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5798044A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5367328A (en) * | 1976-11-29 | 1978-06-15 | Nec Corp | Order process system |
-
1980
- 1980-12-12 JP JP17543080A patent/JPS5798044A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5798044A (en) | 1982-06-18 |
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