JPS6116113B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は例えば複数の第１オペランドと複数の
第２オペランドの対応するオペランド同志を演算
するベクトル演算処理装置における命令制御装置
に関し、特に命令制御装置の命令パイプラインに
おいて演算処理部や記憶制御部を管理する演算制
御管理部分を複数段にするとともに、後段の演算
処理管理部分に対する命令情報をタイミングよく
転送することによりデータ処理を効率よく行なう
ようにした命令制御装置に関するものである。

汎用計算機では、１エレメントのデータをメモ
リ上から中央処理装置内のレジスタへロードした
り、また、レジスタ上の１エレメントよりなる第
２入力オペランドと、１エレメントよりなる第３
入力オペランドとの間に演算を施し、１エレメン
トよりなる結果オペランドを得る。そしてこのよ
うな制御を行なう命令は、スカラ命令といわれる
１命令で単数のエレメント処理を行なう命令であ
る。

しかしながらベクトル演算装置では、１命令に
より複数のエレメントを処理するベクトル命令に
より制御されるものである。例えばロード命令で
は、第１図に示す如く、主記憶装置１上の複数の
データa₁，a₂，a₃，………，ａ_oおよびb₁，b₂，
b₃，………，ｂ_oを命令制御装置４の命令にもと
づき、記憶制御装置３、主記憶制御装置２を経由
してベクトル・レジスタ５にロードし、例えば次
の加算命令によつて演算処理部６おいてこれらの
データを加算させてＡ＋Ｂ＝Ｃすなわちa₁＋b₁＝
c₁、a₂＋b₂＝c₂………、ａ_o＋ｂ_o＝ｃ_oという加算
を行なわせこの結果得られた複数の加算結果c₁，
c₂，c₃………，ｃ_oをベクトル・レジスタ５にセ
ツトしたのちに主記憶装置１に格納するような処
理が行なわれる。この場合、１つの加算命令によ
り上記a₁＋b₁＝c₁、a₂＋b₂＝c₂………ａ_o＋ｂ_o＝
ｃ_oという複数の演算が順次行なわれるものであ
る。

このような演算を行なう場合に、ベクトル演算
装置の如き高速計算機の分野では命令をパイプラ
イン処理することが一般に行なわれている。例え
ば１つの命令処理は、第２図に示す如く、命令
語の取出し（Fetch）、その解読（Decode）、
命令実行（Execute）の３段階に分けることがで
きる。そしてこのような命令処理を１命令ずつ処
理せずに、先行の命令が命令実行を行なつている
とき次の命令は命令の解読を行なつており、さら
に後続する命令は命令語の取出を行なう。すなわ
ち、第３図に示す如く、先行の命令V₁が命令実
行(E)を行なつているとき次の命令V₂は命令解読
(D)を行ない、さらに次の命令V₃は命令語取出(F)
を行なうというように、各段階を同時に処理する
パイプライン処理方式により処理されている。こ
のとき命令実行のために複数サイクルを必要とす
るものであるが、一般に演算処理部はパイプライ
ン構造ではなく１命令実行に際してアダーやシフ
ターを複数回使用して１つのスカラ命令、つまり
１エレメントづつの処理を行なうようになつてい
る。したがつて１つの先行命令が命令実行(E)を終
了するまで次の命令に対する命令実行を行なうこ
とができなかつた。

ところが演算速度の高速化があまり要求されな
い場合は、上記の如き方式でもあまり問題はない
が、ベクトル命令を超高速度で処理する場合に
は、演算処理部をパイプライン構造にし、先行の
エレメントの演算処理が完了する前に後続のエレ
メントを投入しその演算処理を開始する必要があ
る。

例えば加算を行なう場合、演算処理部における
命令実行は、データの読出し（Read）、両オ
ペランドの指数比較（Compare）、指数を合わ
せるためのシフト（Aligment）、加算（Add）
演算後正規化のためのシフト（Post Shift）、
データの書込み（Write）の６段階に分けられ
る。ここで上記およびではシフタを使用する
必要がある。汎用計算機では同じシフタを使用し
ているが、これでは演算速度が遅くなるので、ベ
クトル命令を超高速に処理するためには当然演算
処理部をパイプライン構造にし、このために上記
およびのためにそれぞれ別のシフタが設けら
れることになる。したがつて複数のエレメントを
１つの命令で処理するベクトル命令をパイプライ
ン演算器で処理すると、第４図イに示す如く、一
番先行のエレメントe₁に関して最終段階である書
込処理が行なわれるとき次のエレメントe₂はポス
トシフト処理が行なわれ、エレメントe₃について
は加算処理が行なわれ、エレメントe₄については
アライメント処理が行なわれ、エレメントe₅につ
いては指数比較処理が行なわれ、そしてエレメン
トe₆については読出処理が行なわれ、このような
各処理がエレメントｅ_oについて順次行なわれ
る。そしてその結果、ベクトル命令で加算を行な
う場合には、１命令について第４図ロの如き、平
行四辺形で表示されるような処理が遂行されるこ
とになる。

また第１図に示すベクトル・レジスタ５に主記
憶装置１からデータをロードするロード命令のと
きには、記憶制御装置３において加算命令と同様
のパイプライン処理が行なわれる。

しかしながらこのようなパイプライン構造を具
備した演算処理部で、ベクトル命令V₁，V₂（例
えばいずれも加算命令とする）を連続的に処理す
る場合、命令制御装置における命令、制御パイプ
ライン構造では、第５図に示すような状態でこれ
らのベクトル命令V₁，V₂に対する処理が行なわ
れる。

いま命令制御装置では命令V₁により命令語の
読出しF₁が行なわれ、それの解読D₁が行なわれ
るとき命令V₂に命令語の読出しF₂が行なわれ
る。そして演算処理部で命令V₁の命令実行E₁が
行なわれるとき命令制御装置では命令V₂におけ
る命令語の解読D₂が行なわれる。しかるにこの
命令実行E₁は、第５図に示す如く、時間t₂におい
て最後のエレメントe₈に対する書込み処理が行な
われたときに終了し、それから命令V₂に対する
命令実行E₂が行なわれる。それ故、演算処理部
で命令V₁において最後のエレメントe₈に対するデ
ータ読出し処理が終つた時刻t₁から命令V₂におい
て、最初のエレメントe₁′に対するデータ読出し
処理が始まる時刻t₂までのt₂−t₁＝t₀の期間はこの
データ読出し処理回路は、ジヨブの遂行が可能で
あるにもかかわらず命令制御装置から何もジヨブ
が与えられない、いわゆる遊び期間となる。同様
にして指数比較処理、アライメント処理、加算処
理、ポストシフト処理、および書込み処理の各回
路にもそれぞれ期間t₀だけの遊び期間が存在し、
その結果、第５図において斜線部Ｌで示す如き遊
び期間が存在することになる。このように命令制
御装置のパイプライン構造上の制限により、演算
処理部で命令V₁に対する読出しの段階があけば
命令V₂に対する読出し処理を行なうことができ
るにもかかわらずこれを行なうことができず、こ
の結果上記遊び期間を生ずる欠点があり、高速処
理上問題となる。

それ故、第６図に示す如く、命令パイプライン
の命令実行段階を、例えば２分割してデータ読出
し段階とその後の段階に分けて管理することが考
えられる。この場合には、命令制御装置に第１命
令実行レジスタと第２命令実行レジスタを設け、
命令V₁については最初第１命令実行レジスタに
セツトされた命令により制御を行ない、命令V₁
においてすべてのエレメントに対する読出し処理
が終了した時刻T₁において第２命令実行レジス
タに命令をセツトして、該第２命令実行レジスタ
にセツトした命令にもとづき、時刻T₂までの書
込み処理を管理するようにすることになる。しか
しながらこの場合、最初のエレメントに対する書
込み処理の開始される時刻T₀から上記時刻T₁ま
での期間は、第１命令実行レジスタにおいて読出
し処理に対する制御と書込み処理に対する制御を
管理しなければならず、このために制御が複雑に
なるという他の問題がある。

したがつて本発明は上記問題を解決するために
命令制御装置におけるパイプライン構造のうち、
命令実行ステージを複数のステージに分割してそ
の演算制御実行を高速処理できるようにするとと
もに、演算処理手段または記憶データ処理手段か
ら伝達される制御信号にもとづき演算制御実行に
必要な命令情報を演算制御実行命令保持手段に保
持させるようにした命令制御装置を提供すること
を目的とするものであつて、このために本発明に
おける命令制御装置では、パイプライン構造を有
する演算処理装置等の演算処理手段または記憶制
御装置等の記憶データ処理手段と上記演算処理手
段または記憶データ処理手段におけるデータ処理
を制御する命令制御装置を具備しベクトル命令を
処理するデータ処理装置において、上記命令制御
装置の演算実行命令情報を保持するステージ・レ
ジスタ、ステージ設定回路、命令デコーダ等を具
備する演算制御実行ステージに演算制御実行命令
情報を保持する複数の演算制御実行命令保持手段
を設けてこの演算制御実行ステージを複数のステ
ージに分割するとともに、上記演算処理手段また
は記憶データ処理手段から伝達される制御信号に
もとづき上記演算制御実行命令保持手段に演算制
御実行命令を保持させるようにしたことを特徴と
する。

以下本発明の一実施例を第７図および第８図に
もとづき説明する。

第７図は本発明の一実施例構成、第８図はその
動作説明図である。

図中、７はERステージ設定回路、８はERステ
ージレジスタ、９はEWステージ設定回路、１０
はEWステージレジスタ、１１および１２はそれ
ぞれデコーダ、１３はベクトルレジスタ、１４は
演算処理部である。

ERステージ・レジスタ８およびEWステー
ジ・レジスタ１０は、それぞれ演算実行命令を保
持するステージ・レジスタであり、演算実行命令
保持手段を提供する。

ERステージ設定回路７は、演算処理部１４に
対してデコーダ１１から命令を伝達したときに読
出し処理の実行が可能かどうか判断し、読出し処
理可能であるときデコーダＤより命令を受取つて
これをERステージレジスタ８に伝達してさらに
デコーダ１１で解読したり、また該ERステージ
レジスタ８にセツトした命令を保持する必要がな
くなつたときにはこれを消去したりあるいは次の
新らしい命令を受理するような制御を行なうもの
である。

EWステージ設定回路９はERステージレジス
タ８からEWステージレジスタ１０に対して命令
をセツトしたり、またEWステージレジスタ１０
にセツトした命令を保持する必要がなくなつたと
きにはこれを消去したりあるいは次の新らしい命
令を受理するような制御を行なうものである。

デコーダ１１はEWステージレジスタ８にセツ
トされた命令をデコードするものであつて、特に
書込み処理命令以外の部分をデコードするもので
ある。

デコーダ１２はEWステージレジスタ１０にセ
ツトされた命令をデコードするものであつて、特
に書込み処理命令部分をデコードするものであ
る。

ベクトルレジスタ１３はベクトル演算に必要な
複数のエレメントを一時的にセツトしたり、また
演算処理部１４で処理した結果をデコーダ１２に
より解読されたライト命令により一時的にセツト
されるようなベクトルレジスタである。

演算処理部１４はベクトルレジスタ１３にセツ
トされているエレメントを使用して、デコーダ１
１により解読された演算処理を実行するととも
に、演算結果を書込処理すべき状態になつたと
き、EWステージ設定回路９に対してこれを伝達
する機能を具備するものである。

いま、第８図に示す如く、命令V₁およびV₂を
実行する場合、命令制御装置にまず命令V₁が伝
達される。これにより命令制御装置は命令フエツ
チF₁を行ない次いでこれをデコードD₁する。そ
して時刻t₀′でERステージ設定回路７が演算処理
部１４において上記デコードD₁にもとづく命令
が実行できると判断したとき、ERステージレジ
スタ８にデコーダより伝達された命令をセツトす
る。

このERステージレジスタ８にセツトされた命
令はさらにデコーダ１１によりデコードされる。
これにもとづきデコーダ１１はエレメントの読出
要求命令および該エレメント処理要求命令（例え
ば加算処理命令）をベクトルレジスタ１３および
演算処理部１４に伝達する。これによりベクトル
レジスタ１３にセツトされているエレメントe₁，
e₂，e₃，………が順次読出され（エレメントe₁は
オペランドa₁とb₁、エレメントe₂はa₂とb₂、エレ
メントe₃はオペランドa₃とb₃………よりなる）、
これらの両オペランドの指数比較、指数合わせの
ためのシフト、加算および加算後正規化のための
シフトが行なわれる。そして最初のエレメントe₁
に対する上記各処理が行なわれその演算結果をベ
クトルレジスタ１３にセツトすべき段階にきたと
きに、演算処理部１４はEWステージ設定回路９
に対して指示信号を伝達する。EWステージ設定
回路９はこの指示信号を受けたときERステージ
レジスタ８にセツトされている命令をEWステー
ジレジスタ１０にセツトする。これによりデコー
ダ１２はその書込み処理命令部分をデコードして
書込要求命令をベクトルレジスタ１３に伝達す
る。これにより時刻t₁′において上記エレメント
e₁，e₂………に対する演算結果が演算処理部１４
からベクトルレジスタ１３にセツトされるライト
段階の処理が遂行されることになる。

一方命令V₁による上記エレメントe₁，e₂，e₃…
……の読出し段階が時刻t₂′で終るとき、ベクト
ルレジスタ１３はこれをERステージ設定回路７
に報告する。これによりERステージ設定回路７
は、今度はデコーダＤを経由して伝達されている
命令V₂をERステージレジスタ８にセツトし、こ
れにもとづく読出段階の処理が開始されることに
なる。

また上記時刻t₁′から開始されたライト段階の
処理は時刻t₃′で終了するが、このとき演算処理
部１４は演算結果をベクトルレジスタ１３にセツ
トすべき段階に来るのでこれを指示する信号を
EWステージ設定回路９に伝達する。これにより
今度はEWステージ設定回路９はERステージレ
ジスタ８にセツトされた命令V₂に関する命令を
EWステージレジスタ１０にセツトし命令V₂に対
するライト段階の処理が開始されることになる。
そして命令V₂に対しても命令V₁と同様な制御処
理が行なわれ、時刻t₄′においてこの命令V₂にお
ける読出し段階の処理が終り、時刻t₅′において
命令V₂におけるライト段階の処理が終了するこ
とになる。

上記命令V₁の処理について時刻t₁′からt₂′まで
の間ではERステージレジスタ８およびEWステ
ージレジスタ１０に同一の命令がセツトされ、ま
た命令V₂の処理について時刻t₃′からt₄′までの間
ではこれまた上記ERステージレジスタ８および
EWステージレジスタ１０に同一命令がセツトさ
れる。この結果ERステージレジスタ８にセツト
された命令をデコードする場合にはEWステージ
レジスタ１０に対してデコーダ１２がデコードす
る部分以外のもののみをデコードすればよく、ま
たEWステージレジスタ１０ではライト命令部分
のみをデコードすればよいので、これらのデコー
ドを分離して管理することができ、そのデコード
及び制御が非常に簡単になるとともに、第５図に
示す如き遊び期間が演算処理を行なうことができ
る。しかも、ライト段階の制御開始を演算処理部
からの指示にもとづき行なうことができるので、
例えば演算結果の先頭に０が存在せず加算後正規
化のためのシフトを必要としないような場合に
は、この正規化のためのシフト段階を経由せずに
その前の段階で上記指示を行なうこともできるの
で、正規化のためのシフト段階を必らず経由しな
ければならないような制御に比較して、演算処理
を早くすることができる。

本発明の他の実施例を第９図にもとづき説明す
る。

主記憶装置１を中央処理装置２０およびチヤネ
ルプロセツサ２１等で共通に使用するデータ処理
システムにおいて、いま中央処理装置２０がデー
タ処理のために必要なデータを主記憶装置１から
読出してベクトルレジスタ５にセツトしようとし
たとき、チヤネルプロセツサ２１から先行アクセ
スがある場合主記憶制御装置２は中央処理装置２
０からのアクセス要求を一時待機させる。そして
上記先行アクセスが終了したとき、今度は中央処
理装置２０に対するアクセス要求を行なうことに
なる。このとき記憶制御装置３内のロード命令処
理部３−１では、命令制御処理４から伝達された
命令をデコードし、アドレス計算を行ない、アク
セス要求信号を主記憶制御装置２に発行し、主記
憶制御装置２からアクセス許可信号を受取つたと
き、主記憶装置１のアクセスを開始する。そして
主記憶装置１から主記憶制御装置２を経由して記
憶制御装置３にこの読出したデータが伝達され、
ベクトルレジスタ５にセツトするときに、ロード
命令処理部３−１は命令制御装置４に対してデー
タの書込を指示するタイミング指示信号を伝達す
る。このタイミング指示信号は命令制御装置４内
のEWステージ設定回路に印加され、EWステー
ジレジスタに命令がセツトされてベクトルレジス
タ５に対するライト段階の処理が開始されること
になる。これによれば例えばマルチプロセツサ方
式における主記憶装置からのデータ読出しのとき
のように、アクセス要求後のベクトルレジスタに
対するライト段階のタイミングが種類の条件によ
り不定の場合でも処理部の方からの指示にもとづ
き行なうので、最適の時期に書込処理を行なうこ
とができる。

以上説明の如く結局本発明によれば命令制御装
置における命令実行段階の管理手段をパイプライ
ン構造にして命令情報をオーバラツプして保持す
ることができるように構成するとともに、制御処
理部からの命令実行指示タイミング信号により命
令情報を伝達するようにしたので、実際の制御処
理状態に応じた最適のデータ処理を行なうことが
できる。

なお上記説明では加算命令や主記憶装置からの
データ読出しの場合について説明したが、本発明
は勿論これらのみに限定されるものではない。

【図面の簡単な説明】

第１図はベクトル演算装置の構成図、第２図乃
至第４図はその動作説明図、第５図は従来のベク
トル演算装置の問題点の説明図、第６図は上記問
題点を改善した場合の動作説明図、第７図は本発
明の一実施例構成、第８図はその動作説明図、第
９図は本発明の他の実施例である。 図中、１は主記憶装置、２は主記憶制御装置、
３は記憶制御装置、４は命令制御装置、５はベク
トルレジスタ、６は演算処理部、７はERステー
ジ設定回路、８はERステージレジスタ、９は
EWステージ設定回路、１０はEWステージレジ
スタ、１１，１２はデコーダ、１３はベクトルレ
ジスタ、１４は演算処理部、２０は中央処理装
置、２１はチヤネルプロセツサをそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ パイプライン構造を有する演算処理手段また
   は記憶データ処理手段と上記演算処理手段または
   記憶データ処理手段におけるデータ処理を制御す
   る命令制御装置を具備しベクトル命令を処理する
   データ処理装置において、 上記命令制御装置の演算実行命令情報を保持す
   るステージ・レジスタ、ステージ設定回路、命令
   デコーダ等を具備する演算制御実行ステージに演
   算制御実行命令情報を保持する複数の演算制御実
   行命令保持手段を設けてこの演算制御実行ステー
   ジを複数のステージに分割するとともに、上記演
   算処理手段または記憶データ処理手段から伝達さ
   れる制御信号にもとづき上記演算制御実行命令保
   持手段に演算制御実行命令を保持させるようにし
   たことを特徴とする命令制御装置。