JPS61283934A - マイクロプログラム制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は主記憶装置から制御メモリにロードしたマイク
ロプログラムを制御メモリ」二で実行するマイクロプロ
グラム制御システムに関する。

〔従来の技術〕

従来、大容量メモリから高速制御メモリにマイクロプロ
グラムをロードして実行する形式のこの種の装置におい
ては、マイクロ論理アドレスと主記憶装置−トの実アド
レスとの対応関係を示すアドレス変換テーブルを設け、
主記憶装置から制御メモリへのマイクロ命令のロード動
作をブロック単位に制御する方式を使用していた（特願
昭５７−１８３３８９号）。

〔発明が解決しようとする問題点〕

上述した従来のマイクロプログラム制御システムは、主
記憶装置中のマイクロプログラムを格納する領域の実ア
ドレスが大きな値である場合、アドレス変換テーブル中
の１マイクロ命令を指し示す実アドレスに必要なビット
数が大きなものとなるという問題点がある。これに加え
、マイクロプログラムが増加すると、アドレス変換テー
ブルはさらに大容量を必要となり、アドレス変績テーブ
ルの高価格を生じるばかりでなく、アドレス変換テーブ
ルの使用効率を低下させるという問題点がある。

〔問題点を解決するための手段〕

本発明の装置はマイクロ論理アドレスを保持する第１の
レジスタと、前記マイクロ論理アドレスの第１の部分ア
ドレスによりアクセスされ複数のブロックから構成され
てマイクロ命令を保持する制御メモリと、前記マイクロ
論理アドレスの第１の部分アドレスの部分アドレスより
アクセスされ前記制御メモリの複数のブロックのそれぞ
れに格納されているマイクロ命令に対応したマイクロ論
理アドレスの第２の部分アドレスとその有効性を示すビ
ットとを格納するアドレスアレイと、前記アドレスアレ
イからの有効な出力と前記第１のレジスタに保持されて
いるマイクロ論理アドレスの第２の部分アドレスとを比
較する比較手段と、前記マイクロ論理アドレスに対応す
る実アドレスの第１の部分アドレスを保持する第２のレ
ジスタと、前記マイクロ論理アドレスの第２の部分アド
レスを含むマイクロ論理アドレスの第３の部分アドレス
により索引されることにより前記マイクロ論理アドレス
に対応する実アドレスの第２の部分アドレスを出力する
アドレス変換チープルと、システムの初期設定を行なう
一連のマイクロ命令からなる初期設定マイクロプログラ
ムを記憶するための領域と前記初期設定が行なわれた後
に前記第１のレジスタに示すマイクロ論理アドレスに対
応する実アドレスをもつ一連のマイクロ命令からなるマ
イクロプログラムを記憶する領域とを含み前記第２のレ
ジスタと前記アドレス変換テーブルとからえられる実ア
ドレスの第１の部分アドレスと第２の部分アドレスとを
含むアドレス信号によりアクセスされる主記憶装置と、
前記比較手段の結果が不一致のときおよび前記アドレス
アレイからの出力が無効のときには前記主記憶装置から
前記制御メモリへ前記マイクロ命令を前記ブロック単位
でロードするロード制御装置とを含んで構成される。

〔実施例〕

次に、本発明の実施例について図面を参照しながら詳細
に説明する。

本発明の一実施例のブロック図を第１図に示す。

第１図のマイクロプログラム制御システムはレジスタ１
と、レジスタ２と、制御メモリ３と、アドレスアレイ４
と、比較器５と、アドレス変換テーブル６と、主記憶装
置７と、ロード制御装置８と、否定論理積回路９と、か
ら構成される。

本実施例においては、マイクロプログラムは、１ワード
１６バイトで構成され６５，５３６ワードの容量から成
り、そのマイクロ論理アドレスは１６ビツトから成るも
のとする。第１図において、レジスタ】は１６ビツトの
マイクロ論理アドレスを保持するためのジスタ、制御メ
モリ３は１ワード１６バイトで構成され４，０９６ワー
ドの容量を有するメモリ、アドレスアレイ４は２５６個
のエントリを有する回路である。制御メモリ３は１６ワ
ード毎に２５６のブロックに分割されており、各ブロッ
クはアドレスアレイ４の各エントリに対応している。制
御メモリ３にはレジスタ１のピッ１−４〜１５がアドレ
ス情報として与えられ、アドレスアレイ４にはビット４
〜１１がアドレス情報とした与えられている。アドレス
アレイ４の各エントリには、対応する制御メモリ３のブ
ロック内の情報が有効であるか否かを示す情報および対
応する制御メモリ３のブロック内に保持されているマイ
クロ命令のマイクロ論理アドレスのピッＩ−０〜３が格
納されている。比較器５はレジスタ１のビットＯ〜３と
アドレスアレイ４の出方とを比較し、レジスタ１に保持
されたマイクロ論理アドレスに対応するマイクロ命令が
制御、メモリ３に保持されているか否かを検出する。否
定論理積回路９は比較器５の出力情報とアドレスアレイ
４の各エントリごとに保持する対応する制御メモリ３の
ブロック内の情報が有効であるか否かを示す出力情報と
の論理積の否定を指示する回路である。レジスタ２は１
２ビツトから成りシステムの初期設定を行なうマイクロ
プログラムの実行により設定されレジスタ１に保持され
マイクロ論理アドレスに対応するマイクロ命令の実アド
レスの一部を保持するためのレジスタである。アドレス
変換テーブル６はレジスタ１のビットＯ〜７を索引情報
として使用した２　５６１１１ｉ１の項目より構成され
ている。

主記憶装置７はシステムの初期設定を行なうゼロ番地よ
り格納されているマイクロプログラムを記憶する領域と
、初期設定が行なわれた後レジスタ１の示すマイクロ論
理アドレスに対応する実アドレスをもつ６５，５３６ワ
ードのマイクロプログラムを記憶する領域とを含み３２
ビツトがら成る実アドレスによりアクセスされるもので
ある。この主記憶装置上に記憶され初期設定が行なわれ
な後レジスタ１の示すマイクロ論理アドレスに対応する
実アドレスをもつマイクロプログラムはそれぞれ２５６
ワードのグループに分割され、この各グループの先頭の
実アドレスがレジスタ２とアドレス変換テーブル６の対
応する各項目とに保持されている。ロード制御装置８は
主記憶装置７から制御メモリ３へのマイクロ命令のロー
ド動作を上記ブロック単位に制御するための回路である
。レジスタ１に保持されたマイクロ論理アドレスに対応
したマイクロ命令が制御メモリ３上に存在しないときに
は、まず、ロード制御装置８はこれを指示し、ロード制
御装置８のビットＯ〜１１にはレジスタ２から、ビット
１２〜１９にはアドレス変換テーブル６から、ピッＩ・
２０〜２３にはレジスタ１のビット８〜１１からそれぞ
れアドレス情報が供給され、ビット２４〜３１にすべて
ゼロの情報を与え、これらの情報より対応するブロック
の先頭アドレスを求める。求められた実アドレスにより
主記憶装置７からレジスタ１の内容に対応するマイクロ
命令を含む１６ワードが読出され制御−つ　− メモリ３の対応するブロックへこれがロードされる。こ
のとき、同時にアドレスアレイ４の対応するエントリに
対してレージスタ１のビット０〜３の内容を書き込むこ
とが指示され制御メモリ３のブロック内の情報が有効で
あるか否がを示す情報が有効となるよう指示される。

次に具体例について本実施例の動作を詳細に説明する。

システムの初期設定を行なう一連のマイクロ命令からな
るマイクロプログラムを記憶するための領域の先頭実ア
ドレスは１６進の”　ＯＯ。

ｏｏｏｏｏｏ“とし、初期設定が行なわれた後レジスタ
１の示すマイクロ論理アドレスに対応する実アドレスを
もつ一連のマイクロ命令から成るマイクロプログラムを
記憶するための領域の先頭実アドレスを１６進の”　Ｏ
Ｏ１ｏｏ　０００　”とする（°°°′は１６進数を示
す）。初めはレジスタ１、レジスタ２、制御メモリ３、
アドレスアレイ４、アドレス変換テーブル６に格納され
ている情報はすべて未知であり無効である。そこで、ハ
ードウェアによりレジスタ１、レジスタ２、制御メモリ
３、アドレスアレイ４、アドレス変換テーブル６に格納
されている情報をすべてゼロで置き替える。

ロード制御袋Ｎ８に起動をかけると、レジスタ２より出
力信号線２８に１６進の゛０００”が読出されアドレス
変換テーブル６より出力信号線２７に１６進の“００”
が読出され、この出力信号線２７と出力信号線２８とが
結合し出力信号線２９に１６進の“ｏｏｏｏｏ”が読出
されロード制御装置８に送出される。ロード制御装置８
は上位２０ビツトで出力信号線２９の情報”　ｏ　ｏ　
ｏ　ｏ　ｏ”を受はビット２０〜２３でレジスタ１の出
力ビット８〜１１の情報を受はビット２４〜３１に°゛
００”情報を加えて主記憶装置７上での実アドレスとし
、実アドレス“ｏｏｏｏｏｏｏｏ’”より１６ワードの
マイクロ命令を読出し制御モリ３の１６進アドレスの“
０００”番地〜“”ＯＯＦ”番地に順次これを書き込む
、同時にアドレスアレイ４の対応する制御メモリ３のブ
ロック内の情報が有効であるか否かを示すビットに２進
の“１（２１”が書き込まれる（“（２１″は２進数を
示す）。次にレジスタ１より制御メモリ３にアドレスと
して１６進の°′０００“′が供給され、１６進の’　
Ｏ（’）　Ｏ”番地の内容が出力信号線２１に読出され
る。同時にアドレスアレイ４には１６進アドレス゛００
°“が供給され、出力信号線２２に１６進の°゛０″が
読出される。また、レジスタ１の出力ビット０〜３も１
６進の′０°′であるから、比較器５の入力はともに１
６進の“０゛°であるため出力信号線２４に２進の°“
］（２１°°読出される。この時、出力信号線２３には
アドレスアレイ４のエントリに対応する制御メモリ３ブ
ロツク内の情報が有効であるか否かを示すビットが保持
する情報の２進の°′１（２，”読出される。この出力
信号線２３と出力信号線２４とから情報が供給される否
定論理積回路９より出力信号線３１に２進の°０（２１
”が読出される。これにより制御メモリ３から読出され
た出力信号線２１の内容は有効となり、このマイクロプ
ログラムが実行される。このマイクロプログラムはシス
テムの初期設定を行なうものでありその実行により制御
メモリ３の１６進アドレスの００１”番地〜“ＯＯＦ”
番地のマイクロプログラムを呼び出し実行する。これら
のマイクロプログラムの実行によりレジスタ２には入力
信号線２５より１６進の“００１”が設定され、アドレ
ス変換テーブル６には入力信号線２６よりレジスタ１の
示すマイクロ論理アドレスに対応する実アドレスの一部
を指示する情報が設定され、最後にアドレスアレイ４の
制御メ゛モリ３のブロック内の情報が有効であるか否か
を示す全ビットにすべて２進□の“０（２）”を入力信
号線３０より書き込みこのマイクロプログラムは実行を
終了する。

次に第２図に示すようなマイクロ命令シーケンスを実行
する場合を考える。第３図はシステムの初期設定を行な
う一連をマイ”タロ命令からなるマイ２０□プログラム
を記憶するための領域と前記初期設定が行なわれた後レ
ジスタ「の示すマイクロ論理アドレスに対応する実アド
レスをもつ一連のマイクロ命令から成るマイクロプログ
ラムを記憶する□ための領域およびその主記憶゛装置上
での実アドレスを示す。

まずレジスタ１に１６進の’０２００”がセットされる
。

ステップ１：制御メモリ３にアドレスとして１６進の“
２００“が供給され、１６ 進の“２００”番地の内容が出力信 号線２１に読出される。同時に、ア ドレスアレイ４には１６進アドレス ゛°２０°”が供給され、出力信号線２・２に１６進の
０°゛が読出される。

比較器５の入力はともに１６進の“ ０”であるため、出力信号線２４に ２進゛の１　（２１″が読出される。この時、アドレス
アレイ４のエントリ の対応する制御メモリ３のブロック 内の情報が有効であるか否かを示す ビットの指示する情報の２進の“０ （２，”・が出力信号線２３に読出され、１に２進の１
　（２１”′が読出される。

否定論理積回路９より出力信号線３ これより制御メモリ３の出力信号線 ２１の内容は無効化されロード制御 装置８に起動がかけられる。またア ドレス変換テーブル６にアドレスと して１６進の′０２°“が供給され、 １６進のマイクロ論理アドレス゛°０ ２００”に対応するマイクロ命令が 格納されている主記憶装置７上での 実アドレスの一部“０２”が出力信 号線２７に読出され、レジスタ２に 保持されているマイクロ命令が格納 されている主記憶装Ｎ７上での実ア ドレスの一部”　００１″′が出力信号線２８に読出さ
れる。この出力信号 線２７と出力信号線２８の内容とご 結合され、１６進マイクロ論理アド レス“０２００　”に対応するマイク ロ命令が格納されている主記憶装置 ７上での実アドレスの一部”　００１ ０２”が出力信号線２９に読出され、 レジスタ１の出力ビット８〜１１　（ ＝”ｏ’“）とともにロード制御装置 ８に送出される。ロード制御装置８ は、」１位２０ピッＩ・で出力信号線２９の情報を受は
次の４ビツトでレジ スタ１の出力ビット８〜１１の情報 を受は下位８ビツトに“００゛を加 えることで１６進のマイクロ論理ア ドレス”　０２００　”に対応するマイクロ命令が格納
されている主記憶装 置７上での実アドレス“００１０２ ０００゛を求め、この実アドレスに より主記憶装置７から１６進のマイ クロ論理アドレス゛’０２００”〜゛′０２ＯＦ’”に
対応した１６ワードの マイクロ命令を読出し制御メモリ３ の１６進アドレス′２００′“番地〜　　′“′２０Ｆ
”番地に順次これを書き込 む。同時に、アドレスアレ−イ４の１ ６進データ“１パを書き込み、制御 メモリ３のブロック内の情報が有効 であるか否かを示すビットに２進の ”１（２１”を書き込む。以上の過程 が終了すると制御メモリ３の出力信 号線２１には新たな１６進アドレス の“２００”番地の内容が読出され、 アドレスアレイ４の出力信号線２２ には１６進アドレス“２０′′番地の 新たな内容“０′”が読出されて比較 器５に入力される。比較器５の入力 はともに０”であるため出力信号 線２４には２進の“１　（２１″が読出され、アドレス
アレイ４のエントリ の対応する制御メモリ３のブロック 内の情報が有効であるか否かを示す ビットより出力信号線２３には２進 の“１，２．”が読出される。これよ り、出力信号線３１には否定論理積 回路９より２進の“０（２）”が読出 され出力信号線２１が有効化される とともに、レジスタ１にステップ２ の１６進アドレス゛’０２０２”がセ ットされる。

ステップ２：制御メモリ３にアドレスとして１６進の“
２０２°”が供給され、１６ 進の２０２”番地の内容が出力信 号線２１に読出される。同時に、ア ドレスアレイ４には１６進アドレス “２０”が供給され、出力信号線２ ２に１６進の０”が読出される。

比較器５の入力はともに１６進の ０”であるため出力信号線２４には ２進の１　（２１”が読出され、アド レスアレイ４のエントリの対応する 制御メモリ３のブロック内の情報が 有効であるか否がを示すビットより 出力信号線２３には２進の“１　（２１”が読出される
。これより、出力信号 線３１には否定論理積回路９より２ 進の“０（２１”が読出され出力信号 線２１に有効化されるとともに、レ ジスタ１に次ステツプの１６進アド レスがセットされる。

以後、同様の動作が繰返される。次に、ステップＮにお
いて、アドレスアレイ４には１６進の゛３１°′番地に
１６進の２°°、このエンＩ・りの対応する制御メモリ
３のブロック内の情報が有効が否かを示すビットに２進
のｌ　１（旧ＩＩが書き込ままれているとする。

ステップＮ：制御メモリ３から１６進アドレスの“３１
４”番地の内容が出力信号 線２１に読出される。同時にアドレ スアレイ４から１６進アドレスの′ ３１”番地の内容、すなわち、１６ 進の“２”が出力信号線２２に読出 される。比較器５の入力は片方が１ ６進の°゛１”であり、いま一方が１ ６進の“２″°であるため、出力信号 線２４には２進の“”　Ｏ（２１”が読出される。また
、アドレスアレイ４の エントリの対応する制御メモリ３の ブロック内の情報が有効であるか否 かを示すビットより出力信号線２３ に２進の“１　（２１″が読出される。

・　　これより、出力信号線３１には否定論理積回路９
より２進の“ｌ　］　、２．　Ｉ＋が読出され、出力信
号線２１の内容 は無効化されロード制御装置８に起 動がかけｒ、れる。ロード制御装置８ に起動がかけられた後の動作はステ ップ１でロード制御装置８に起動が かけられた後の動作と同様の動作で ある。

以後のステップにおいては、ステップ１およびステップ
２およびステップＮの動作のいずれかが行われる。

このようにして本実施例では複雑なハードウェアを必要
としないでレジスタ２の内容とアドレス変換テーブルの
内容とを設定変更でき設定の自由度を大としまた主記憶
装置の実アドレスが３２ビツトという大きな値にも拘ら
ず、レジスタ２のその一部を設定することによりアドレ
ス変換テーブルの容量を小さくできこの使用効率を高め
ている。

〔発明の効果〕

以上説明したように本発明によれば、マイクロ論理アド
レスに対応する実アドレスの一部を保持するレジスタと
、マイクロ論理アドレスで索引されることによりマイク
ロ論理アドレスに対応する実アドレスの一部を与えるた
めのアドレス変換テーブルと制御メモリに格納されてい
る情報の有効性を示す手段とを設け、前記のレジスタと
アドレス゛変換テーブルの内容とを主記憶装置から制御
メモ刀ヘロードしたマイクロ命令を有効な情報としその
命令を実行することによ１り設定できることにより、複
雑なハードウェアを必要とせず、レジスタおよびアドレ
ス変換テーブルの内容を容易に設定、変更でき、信頼性
は向上し設計の自由度も大きくなるという効果・がある
。さらに必要最小限の容量のアドレス変換テーブルでマ
イクロ論理アドレスｉ主記憶装置上の実アドレスと壬自
由に対応−２１−’ づけることを可能とし、アドレス変換テーブルの使用効
率を高めるとともに、より安価なマイクロプログラム制
御システ、ムを実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第゛２図
は・マイクロ命令シーケンスの一例を示す図、第３図は
主記憶装置における各マイクロプログラム領域およびマ
イクロ論理アドレスと実アドレスとの対応の一例を示す
図である。 １・・・レジスタ、２・・・レジスタ、３・・・制御メ
モリ、４・・・アドレス、５．・・・比較器、６・・・
アドレス変換テーブル、７・・・主記憶装置、８・・・
ロード制御装置、９・・・否定論理積器・路、・２１〈
３１・・・信号線。

Claims (1)

1. 【特許請求の範囲】 マイクロ論理アドレスを保持する第１のレジスタと、 前記マイクロ論理アドレスの第１の部分アドレスにより
   アクセスされ複数のブロックから構成されてマイクロ命
   令を保持する制御メモリと、前記マイクロ論理アドレス
   の第１の部分アドレスの部分アドレスによりアクセスさ
   れ前記制御メモリの複数のブロックのそれぞれに格納さ
   れているマイクロ命令に対応したマイクロ論理アドレス
   の第２の部分アドレスとその有効性を示すビットを格納
   するアドレスアレイと、 前記アドレスアレイからの有効な出力と前記第１のレジ
   スタに保持されているマイクロ論理アドレスの第２の部
   分アドレスとを比較する比較手段と、 前記マイクロ論理アドレスに対応する実アドレスの第１
   の部分アドレスを保持する第２のレジスタと、 前記マイクロ論理アドレスの第２の部分アドレスを含む
   マイクロ論理アドレスの第３の部分アドレスにより索引
   されることにより前記マイクロ論理アドレスに対応する
   実アドレスの第２の部分アドレスを出力するアドレス変
   換テーブルと、システムの初期設定を行なう一連のマイ
   クロ命令からなる初期設定マイクロプログラムを記憶す
   るための領域と前記初期設定が行なわれた後に前記第１
   のレジスタに示すマイクロ論理アドレスに対応する実ア
   ドレスをもつ一連のマイクロ命令からなるマイクロプロ
   グラムを記憶する領域とを含み前記第２のレジスタと前
   記アドレス変換テーブルとからえられる実アドレスの第
   １の部分アドレスと第２の部分アドレスとを含むアドレ
   ス信号によりアクセスされる主記憶装置と、 前記比較手段の結果が不一致のときおよび前記アドレス
   アレイからの出力が無効のときには前記主記憶装置から
   前記制御メモリへ前記マイクロ命令を前記ブロック単位
   でロードするロード制御装置とを含むことを特徴とする
   マイクロプログラム制御システム。