JPH0258646B2 - - Google Patents

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は大容量メモリ上に記憶されたマイクロ
プログラムをバツフアメモリ上にロードし、この
バツフアメモリで実行するマイクロプログラム制
御装置に関する。

従来技術 マイクロプログラムにより制御される情報処理
装置においては、機能の多様化や性能向上のため
にマイクロプログラム容量が増大しつつある。一
方、性能向上のためにはマシンサイクルの短縮や
装置価格の低減なども要求され、むやみに制御メ
モリの容量を増加できないという事情にある。

この種の問題の解決策として特開昭58―119052
号公報にバツフアメモリを有する方式が提案され
ている。従来、大容量メモリから高速バツフアメ
モリにマイクロプログラムをロードして実行する
この種の装置においては、バツフアメモリにロー
ドする際のブロツクの大きさが固定であるため
に、本来ロードしたいマイクロプログラムが極め
て少ないにもかかわらず１ブロツク分のマイクロ
プログラムをロードしなければならなかつたり、
逆にロードしたいマイクロプログラムが極めて多
い場合にはブロツクロード動作を何回も起動する
ことによるロスが発生し、全体の処理性能を低下
させるという欠点がある。

発明の目的 本発明の目的は大容量メモリから高速バツフア
メモリにロードすべきブロツク数を与えるブロツ
ク数テーブルを設け、１回のブロツクロード動作
でロードすべきブロツクの数を可変にし、無駄の
ない最適化されたブロツクロード動作を実現する
ようにしたマイクロプログラム制御装置を提供す
ることにある。

発明の構成 本発明によるマイクロプログラム制御装置は、
大容量メモリと、アドレスレジスタと、バツフア
メモリと、アドレスアレイと、比較器と、ブロツ
ク数テーブルと、ロード制御回路とから構成され
ている。

大容量メモリは一連のマイクロプログラムを記
憶するものである。アドレスレジスタはマイクロ
命令アドレスを保持するものである。バツフアメ
モリは大容量メモリに記憶されたマイクロプログ
ラムの一部を保持するもので複数のブロツクから
構成されている。アドレスアレイはバツフアメモ
リの複数のブロツクにそれぞれ対応したエントリ
を有するものである。比較器はアドレスアレイの
出力とレジスタの内容の一部と比較し、バツフア
メモリ上に実行すべきマイクロ命令が保持されて
いるか否かを確認するための回路である。ブロツ
ク数テーブルは大容量メモリからバツフアメモリ
への１回のロード動作でロードすべきブロツク数
を与えるものである。ロード制御回路はブロツク
数テーブルで指示されたブロツク数分のロード動
作を制御するための回路である。

発明の実施例 次に本発明について図面を参照しながら詳細に
説明する。

本発明によるマイクロプログラム制御システム
はアドレスレジスタ１と、バツフアメモリ２と、
アドレスアレイ３と、比較器４と、ブロツク数テ
ーブル５と、大容量メモリ６と、ロード制御回路
７とから構成されている。

本実施例におけるマイクロプログラムは65536
ワードの容量から成り、そのマイクロ命令アドレ
スは16ビツトから成るものである。

第１図を参照すると、レジスタ１は16ビツトの
マイクロ命令アドレスを保持するためのレジス
タ，バツフアメモリ２は4096ワードの容量を有す
るメモリ、アドレスアレイ３は256個のエントリ
を有する素子である。バツフアメモリ２は16ワー
ド毎に256のブロツクに分割されており、各ブロ
ツクはアドレスアレイ３の各エントリに対応して
いる。バツフアメモリ２にはレジスタ１のビツト
４〜15がアドレス情報として与えられ、アドレス
アレイ３にはビツト４〜11がアドレス情報として
与えられている。アドレスアレイ３の各エントリ
には、対応するバツフアメモリ２のブロツク内に
保持されているマイクロ命令のマイクロ命令アド
レスのビツト０〜３が格納されている。比較器４
はレジスタ１のビツト０〜３とアドレスアレイ３
の出力とを比較し、レジスタ１に保持されたマイ
クロ命令アドレスに対応するマイクロ命令がバツ
フアメモリ２に保持されているか否かを検出す
る。ブロツク数テーブル５はレジスタ１のビツト
０〜７を索引情報として使用した256個の項目か
ら構成されるブロツク数テーブルである。大容量
メモリ６は65536ワードのマイクロプログラムを
記憶する領域から構成されている。この大容量メ
モリ上に比較されたマイクロプログラムは、それ
ぞれ256ワードのグループに分割され、さらにこ
の各グループ内が16ワードの16個のブロツクに分
割されている。この各グループはブロツク数テー
ブル５の各項目に対応しており、グループ内のマ
イクロ命令を大容量メモリ６からバツフアメモリ
２へロードする際にロードすべきブロツクの数が
ブロツク数テーブル５から与えられる。ロード制
御回路７は大容量メモリ６からバツフアメモリ２
へのマイクロ命令のロード動作をブロツク単位に
制御し、ブロツク数テーブル５から与えられたブ
ロツク数だけブロツクロードを行なうよう制御す
るための回路である。

次に第１図に示す一実施例の動作を順に追つて
詳細に説明する。まず、アドレスレジスタ１にマ
イクロ命令アドレスがセツトされると、該レジス
タ１の内容に対応するバツフアメモリ２の１ワー
ドが出力信号線１１に読出される。これととも
に、レジスタ１の内容に対応するアドレスアレイ
３の１エントリが出力信号線１２に読出され比較
器４においてレジスタ１のビツト０〜３と比較さ
れる。もし、レジスタ１の内容に対応するマイク
ロ命令がバツフアメモリ２に保持されていれば、
出力信号線１１が有効化され、ロード制御回路７
は起動されない。しかしながら、もし、対応する
マイクロ命令がバツフアメモリ２上に保持されて
いなければ、出力信号線１１は無効化されるとと
もに、信号線１３を介してロード制御回路７に対
してブロツクロード動作の起動がかけられる。こ
のとき同時にブロツク数テーブル５から信号線１
４にロードすべきブロツク数“Ｎ”（Ｎは１以上
の整数）が読出され、レジスタ１の出力ビツト０
〜11とともにロード制御回路７に供給される。ロ
ード制御回路７はこれらの情報を受け、レジスタ
１の内容に対応するマイクロ命令を含むブロツク
の先頭ワードから“16×Ｎ”ワードを順次大容量
メモリ６から読出しバツフアメモリの対応する番
地に書込む。同時に、アドレスアレイ３の対応す
るＮ個のエントリに対して、レジスタ１のビツト
０〜３に保持されている内容を順次書込む。以上
の過程が終了すると、制御メモリ２の出力信号線
１１にはレジスタ１に保持されたマイクロ命令ア
ドレスに対応するマイクロ命令が読出され、アド
レスアレイ３の出力信号線１２にはレジスタ１の
ビツト０〜３と同じ内容が読出されるため、比較
器４はバツフアメモリ２に対応するマイクロ命令
が保持されていることを示し、出力信号線１１が
有効化される。

発明の効果 本発明には、大容量メモリから高速バツフアメ
モリにロードする際のマイクロ命令のワード数を
可変にでき、無駄のない最適化されたブロツクロ
ード動作を実現することで、情報処理装置の処理
性能を高めるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図である。 第１図において、１……レジスタ、２……バツ
フアメモリ、３……アドレスアレイ、４……比較
器、５……ブロツク数テーブル、６……大容量メ
モリ、７……ロード制御回路、１１〜１４……信
号線。

Claims (1)

1. 【特許請求の範囲】 １ マイクロプログラムを記憶するための大容量
   メモリと、 マイクロ命令アドレスを保持するためのアドレ
   スレジスタと、 上記マイクロプログラムの一部をブロツク単位
   に保持するための複数ブロツクからなるバツフア
   メモリと、 前記バツフアメモリの複数ブロツクのそれぞれ
   に対応したエントリを有するアドレスアレイと、 前記アドレスレジスタに保持された内容の一部
   と前記アドレスアレイの出力とを比較して前記バ
   ツフアメモリ上に実行すべきマイクロ命令が保持
   されているか否かを確認するための比較器と、 前記大容量メモリに記憶されたマイクロプログ
   ラムはそれぞれが１つまたは複数のブロツクから
   なる複数のマイクロ命令グループに分割されてお
   り、この各マイクロ命令グループに対応したエン
   トリを有し、前記大容量メモリから前記バツフア
   メモリへの前記マイクロ命令のロード動作に際し
   て、そのロードすべきブロツクの数を与えるブロ
   ツク数テーブルと、 前記ブロツク数テーブルを索引して得られるブ
   ロツク数分の前記ロード動作を１つ又は複数のブ
   ロツク単位に制御するためのロード制御回路とを
   含むことを特徴とするマイクロプログラム制御装
   置。