JPS61283932A - マイクロプログラム制御システム - Google Patents
マイクロプログラム制御システムInfo
- Publication number
- JPS61283932A JPS61283932A JP60126682A JP12668285A JPS61283932A JP S61283932 A JPS61283932 A JP S61283932A JP 60126682 A JP60126682 A JP 60126682A JP 12668285 A JP12668285 A JP 12668285A JP S61283932 A JPS61283932 A JP S61283932A
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- micro
- real
- logical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 20
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は主記憶装置から制御メモリにロードしたマイク
ロプログラムを制御メモリ上で実行するマイクロプログ
ラム制御システムに関する。
ロプログラムを制御メモリ上で実行するマイクロプログ
ラム制御システムに関する。
従来、大容量メモリから高速制御メモリにマイクロプロ
グラムをロードして実行する形式のこの種の装置におい
ては、マイクロ論理アドレスと主記憶装置上の実アドレ
スとの対応関係を示すアドレス変換テーブルを設け、主
記憶装置から制御メモリＩ＼のマイクロ命令のロード動
作をブロック単位に制御する方式を使用していた（特願
昭５７−１８３３８９号）。
グラムをロードして実行する形式のこの種の装置におい
ては、マイクロ論理アドレスと主記憶装置上の実アドレ
スとの対応関係を示すアドレス変換テーブルを設け、主
記憶装置から制御メモリＩ＼のマイクロ命令のロード動
作をブロック単位に制御する方式を使用していた（特願
昭５７−１８３３８９号）。
上述した従来のマイクロプログラム制御システムは、主
記憶装置中のマイクロプログラムを格納する領域の実ア
ドレスが大きな値である場合、アドレス変換テーブル中
の１マイクロ命令を指し示す実アドレスに必要なビット
数が大きなものとなるという問題点がある。これに加え
、マイクロプログラムが増加すると、アドレス変換テー
ブルはさらに大容量を必要とし、アドレス変換テーブル
の高価格を生じるばかりでなく、アドレス変換テーブル
の使用効率を低下させるという問題点かあ１ る。
記憶装置中のマイクロプログラムを格納する領域の実ア
ドレスが大きな値である場合、アドレス変換テーブル中
の１マイクロ命令を指し示す実アドレスに必要なビット
数が大きなものとなるという問題点がある。これに加え
、マイクロプログラムが増加すると、アドレス変換テー
ブルはさらに大容量を必要とし、アドレス変換テーブル
の高価格を生じるばかりでなく、アドレス変換テーブル
の使用効率を低下させるという問題点かあ１ る。
本発、明の装置はマイクロ論理アドレスを保持する第１
のレジスタと、前記マイクロ論理アドレスの第１の部分
アドレスによりアクセスされ複数のブロックから構成さ
れてマイクロ命令を保持する制御メモリと、前記マイク
ロ論理アドレスの第１の部分アドレスの部分アドレスよ
りアクセスされ前記制御メモリ、の複数のブロックのそ
れぞれに格納されているマイクロ命令に対応したマイク
ロ論理アドレスの第２の部分アドレスを格納するアドレ
スアレイと、前記アドレスアレイからの出力と前記第１
のレジスタに保持されているマイクロ論理アドレスの第
２の部分アドレスとを比較する比較手段と、前記マイク
ロ論理アドレスに対応する実アドレスの第１の部分アド
レスを保持する第２のレジスタと、前記マイクロ論理ア
ドレスの第２の部分アドレスを含むマイクロ論理アドレ
スの第３の部分アドレスにより索引されることにより前
記マイクロ論理アドレスに対応する実アドレスの第２の
部分アドレスを出力するアドレス変換テーブルと、前記
実アドレスの第１の部分アドレスと第２の部分アドレス
とを加算する加算手段と、一連のマイクロ命令からなる
マイクロプログラムを記憶する領域を含み前記加算の加
算結果を含むアドレス信号によりアクセスされる主記憶
装置と、前記比較手段の結果が不一致のときには前記主
記憶装置から前記制御メモリへ前記マイクロ命令を前記
ブロック単位でロードするロード制御装置とを含んで構
成される。
のレジスタと、前記マイクロ論理アドレスの第１の部分
アドレスによりアクセスされ複数のブロックから構成さ
れてマイクロ命令を保持する制御メモリと、前記マイク
ロ論理アドレスの第１の部分アドレスの部分アドレスよ
りアクセスされ前記制御メモリ、の複数のブロックのそ
れぞれに格納されているマイクロ命令に対応したマイク
ロ論理アドレスの第２の部分アドレスを格納するアドレ
スアレイと、前記アドレスアレイからの出力と前記第１
のレジスタに保持されているマイクロ論理アドレスの第
２の部分アドレスとを比較する比較手段と、前記マイク
ロ論理アドレスに対応する実アドレスの第１の部分アド
レスを保持する第２のレジスタと、前記マイクロ論理ア
ドレスの第２の部分アドレスを含むマイクロ論理アドレ
スの第３の部分アドレスにより索引されることにより前
記マイクロ論理アドレスに対応する実アドレスの第２の
部分アドレスを出力するアドレス変換テーブルと、前記
実アドレスの第１の部分アドレスと第２の部分アドレス
とを加算する加算手段と、一連のマイクロ命令からなる
マイクロプログラムを記憶する領域を含み前記加算の加
算結果を含むアドレス信号によりアクセスされる主記憶
装置と、前記比較手段の結果が不一致のときには前記主
記憶装置から前記制御メモリへ前記マイクロ命令を前記
ブロック単位でロードするロード制御装置とを含んで構
成される。
次に、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
本発明の一実施例を第１図に示す。第１図のマイクロプ
ログラム制御システムはレジスタ１と、レジスタ２と、
制御メモリ３と、アドレスアレイ４と、比較器５と、ア
ドレス変換テーブル６と、加算器７と、主記憶装置８と
、ロード制御装置９とから構成される。
ログラム制御システムはレジスタ１と、レジスタ２と、
制御メモリ３と、アドレスアレイ４と、比較器５と、ア
ドレス変換テーブル６と、加算器７と、主記憶装置８と
、ロード制御装置９とから構成される。
本実施例においては、マイクロプログラムは、１ワード
１６バイトで構成され６５，５３６→−ドの容量から成
り、そのマイクロ論理アドレスは１６ビツトから成るも
のとする。第１図において、レジスタ１は１６ビツトの
マイクロ論理アドレスを保持するためのレジスタ、制御
メモリ３は１ワード１６バイトで構成され４，０９６ワ
ードの容量を有するメモリ、アドレスアレイ４は２５６
個のエントリを有する回路である。制御メモリ３は１６
ワード毎に２５６のブロックに分割されており、各ブロ
ックはアドレスアレイ４の各エントリに対応している。
１６バイトで構成され６５，５３６→−ドの容量から成
り、そのマイクロ論理アドレスは１６ビツトから成るも
のとする。第１図において、レジスタ１は１６ビツトの
マイクロ論理アドレスを保持するためのレジスタ、制御
メモリ３は１ワード１６バイトで構成され４，０９６ワ
ードの容量を有するメモリ、アドレスアレイ４は２５６
個のエントリを有する回路である。制御メモリ３は１６
ワード毎に２５６のブロックに分割されており、各ブロ
ックはアドレスアレイ４の各エントリに対応している。
制御メモリ３にはレジスタ１のビット４〜１５がアドレ
ス情報として与えられ、アドレスアレイ４にはビット４
〜１１がアドレス情報とした与えられている。アドレス
アレイ４の各エントリには、対応する制御メモリ３のブ
ロッり内に保持されているマイクロ命令のマイクロ論理
アドレスのビットＯ〜３が格納されている。比較器５は
レジスタ１のビット０〜３とアドレスアレイ４の出力と
を比較し、レジスタ１に保持されたマイクロ論理アドレ
スに対応するマイクロ命令が制御メモリ３に保持されて
いるか否かを検出する。レジスタ２は２０ピツＩ・から
成りレジスタ１に保持されたマイクロ論理アドレスに対
応するマイクロ命令の実アドレスの一部を保持するため
のレジスタである。アドレス変換テーブル６はレジスタ
１のピッｌ−Ｏ〜７を索引情報として使用した２５６個
の項目より構成されている。
ス情報として与えられ、アドレスアレイ４にはビット４
〜１１がアドレス情報とした与えられている。アドレス
アレイ４の各エントリには、対応する制御メモリ３のブ
ロッり内に保持されているマイクロ命令のマイクロ論理
アドレスのビットＯ〜３が格納されている。比較器５は
レジスタ１のビット０〜３とアドレスアレイ４の出力と
を比較し、レジスタ１に保持されたマイクロ論理アドレ
スに対応するマイクロ命令が制御メモリ３に保持されて
いるか否かを検出する。レジスタ２は２０ピツＩ・から
成りレジスタ１に保持されたマイクロ論理アドレスに対
応するマイクロ命令の実アドレスの一部を保持するため
のレジスタである。アドレス変換テーブル６はレジスタ
１のピッｌ−Ｏ〜７を索引情報として使用した２５６個
の項目より構成されている。
加算器７はレジスタ２の保持する実アドレスとアドレス
変換テーブル６より与えられる実アドレスとを加算する
ものである。主記憶装置８は６５゜５３６ワードのマイ
クロプログラムを記憶する領域を含み３２ピツ１へから
成る実ア１；レスによりアクセスされるものである。こ
の主記憶装置８上に記憶されたマイクロプログラムはそ
れぞれ２５６ワードのグループに分割され、この各グル
ープの先頭の実アドレスに関する情報がレジスタ２とア
ドレス変換テーブル６の対応する各項目とに保持されて
いる。ロード制御装置９は主記憶装置８から制御メモリ
３へのマイクロ命令のロード動作を上記ブロック単位に
制御するための回路である。
変換テーブル６より与えられる実アドレスとを加算する
ものである。主記憶装置８は６５゜５３６ワードのマイ
クロプログラムを記憶する領域を含み３２ピツ１へから
成る実ア１；レスによりアクセスされるものである。こ
の主記憶装置８上に記憶されたマイクロプログラムはそ
れぞれ２５６ワードのグループに分割され、この各グル
ープの先頭の実アドレスに関する情報がレジスタ２とア
ドレス変換テーブル６の対応する各項目とに保持されて
いる。ロード制御装置９は主記憶装置８から制御メモリ
３へのマイクロ命令のロード動作を上記ブロック単位に
制御するための回路である。
レジスタ１に保持されたマイクロ論理アドレスに対応し
たマイクロ命令が制御メモリ３」二に存在しないときに
は、まず、ロード制御装置９はこれを指示し、ロード制
御装置９のビット０〜１９にはレジスタ２に保持される
２０ビツトの情報とアドレス変換テーブル６より与えら
れる８ビツトの情報とを加算器７を用いて加算すること
により得られたアドレス情報が供給され、ビット２０〜
２３にはレジスタ１のビット８〜１１よりアドレス情報
が供給され、ビット２４〜３１にすべてゼロの情報を与
え、これらの情報より対応するブロックの先頭アドレス
を求める。求められた実アドレスにより主記憶装置８か
らレジスタ１の内容に対応するマイクロ命令を含む１６
ワードが読出され、制御メモリ３の対応するプロ・ツク
へこれがロードされる。このとき、同時にアドレスアレ
イ４の対応するエントリに対してレジスタ１のビットＯ
〜３の内容を書き込むことが指示される。
たマイクロ命令が制御メモリ３」二に存在しないときに
は、まず、ロード制御装置９はこれを指示し、ロード制
御装置９のビット０〜１９にはレジスタ２に保持される
２０ビツトの情報とアドレス変換テーブル６より与えら
れる８ビツトの情報とを加算器７を用いて加算すること
により得られたアドレス情報が供給され、ビット２０〜
２３にはレジスタ１のビット８〜１１よりアドレス情報
が供給され、ビット２４〜３１にすべてゼロの情報を与
え、これらの情報より対応するブロックの先頭アドレス
を求める。求められた実アドレスにより主記憶装置８か
らレジスタ１の内容に対応するマイクロ命令を含む１６
ワードが読出され、制御メモリ３の対応するプロ・ツク
へこれがロードされる。このとき、同時にアドレスアレ
イ４の対応するエントリに対してレジスタ１のビットＯ
〜３の内容を書き込むことが指示される。
次に第２図に示すようなマイクロ命令シーケンスを実行
する具体例について本実施例の動作を詳細に説明する。
する具体例について本実施例の動作を詳細に説明する。
この場合のマイクロプログラム領域の主記憶装置８にお
ける先頭アドレスは１６進の“０００９８０００°゛と
する。第３図は主記憶装置８におけるマイクロプログラ
ム領域およびその主記憶装置８上での実アドレスを示す
。第１図において、レジスタ２には１６進の’０００９
８”が書きこまれている。また、アドレスアレイ４には
初期値として１６進の“’ ２０ ”番地に“０″、“
’ ３１ ”番地に１６進の°゛２°”が書き込まれて
いるとする（″“は１６進数を表わす）。
ける先頭アドレスは１６進の“０００９８０００°゛と
する。第３図は主記憶装置８におけるマイクロプログラ
ム領域およびその主記憶装置８上での実アドレスを示す
。第１図において、レジスタ２には１６進の’０００９
８”が書きこまれている。また、アドレスアレイ４には
初期値として１６進の“’ ２０ ”番地に“０″、“
’ ３１ ”番地に１６進の°゛２°”が書き込まれて
いるとする（″“は１６進数を表わす）。
まずレジスタ１に’ ０２ （１０”がセットされる。
ステップ１：制御メモリ３にアドレスとして１６進の°
′２００”が供給され、１６ 進の“′２００°“番地の内容が出力信号線１１に読出
される。同時に、ア ドレスアレイ４には１６進アドレス ゛２０”が供給され、出力信号線１ ２に１６進の′０゛″が読出される。
′２００”が供給され、１６ 進の“′２００°“番地の内容が出力信号線１１に読出
される。同時に、ア ドレスアレイ４には１６進アドレス ゛２０”が供給され、出力信号線１ ２に１６進の′０゛″が読出される。
比較器５の入力はともに１６進の“′
０°′であるため、出力信号線１１が
有効化されるとともにレジスタ１に
ステップ２の１６進アドレス゛０２
０２゛′がセットされる。
ステップ２ニステツプ１と同様にして制御メモリ３の１
６進アドレス“′２０２°”番地の内容が読出されて有
効化される。
６進アドレス“′２０２°”番地の内容が読出されて有
効化される。
レジスタ１にステップ３の１６進ア
ドレス°’ １３１４ ”がセットされる。
ステップ３：制御メモリ３から１６進アドレスの゛３１
４°°番地の内容が出力信号 線１１に読出される。同時にアドレ スアレイ４から１６進アドレスの“ ３１”番地の内容、すなわち、１６ 進の“２“が出力信号線１２に続出 される。比較器５の入力は片方が１ ６進め′１″゛であり、いま一方が１ ６進の２゛であるため、制御メモ リ３の出力信号線１１め内容は無効 化され、ロード制御装置９に起動が かけられる。また、アドレス変換テ ーブル６にアドレスとして１６進の °“１３パが供給され、１６進のマイ クロ論理アドレＸ”１３００“ニ対 応するマイクロ命令が格納されてい る主記憶装置８上での実アドレスに 関する情報の一部“′１０°°が出力信号線１３に読出
され、レジスタ２に 保持されているマイクロプログラム 領域の先頭の実アドレスの一部“０ ００９８°′が出力信号線１４に読出 される。この出力信号線１３の内容 と出力信号線１４の内容が加算器７ により加算され、１６進マイクロ論 理アドレス゛’１３１０”に対応する マイクロ命令が格納されている主記 憶装置８−１−での実アドレスの一部°゛００１０８”
°が出力信号線１５に読 出され、レジスタ１の出力ビット８ 〜１１（−’″１“）とともにロード 制御装置９に送出される。ロード制 御装置９はビット０〜１９に出力信 号線１５の情報を受はピッＩ・２０〜 ２３にレジスタ１のビット８〜１１ の情報を受はビット２４〜３１に“ ００゛′を加えることで、１６進のマ イクロ論理アドレス″“１３１０’“に対応するマイク
ロ命令が格納されて いる主記憶装置８上での実アドレス “００１０８１００”を求め、この アドレスにより主記憶装置８から１ ６進のマイクロ論理アドレス“１３ １０”〜°“１３１Ｆ”に対応した１ ６ワードのマイクロ命令を読出し制 御メモリ３の１６進アドレスの“′３ １０”番地〜” ３１ Ｆ ”番地に順次これを書き込
むと同時に、アドレス アレイ４の１６進アドレス“°３１″“番地にし′ジメ
タ１のビット０〜３に 保持されている１６進データ゛′１″。
４°°番地の内容が出力信号 線１１に読出される。同時にアドレ スアレイ４から１６進アドレスの“ ３１”番地の内容、すなわち、１６ 進の“２“が出力信号線１２に続出 される。比較器５の入力は片方が１ ６進め′１″゛であり、いま一方が１ ６進の２゛であるため、制御メモ リ３の出力信号線１１め内容は無効 化され、ロード制御装置９に起動が かけられる。また、アドレス変換テ ーブル６にアドレスとして１６進の °“１３パが供給され、１６進のマイ クロ論理アドレＸ”１３００“ニ対 応するマイクロ命令が格納されてい る主記憶装置８上での実アドレスに 関する情報の一部“′１０°°が出力信号線１３に読出
され、レジスタ２に 保持されているマイクロプログラム 領域の先頭の実アドレスの一部“０ ００９８°′が出力信号線１４に読出 される。この出力信号線１３の内容 と出力信号線１４の内容が加算器７ により加算され、１６進マイクロ論 理アドレス゛’１３１０”に対応する マイクロ命令が格納されている主記 憶装置８−１−での実アドレスの一部°゛００１０８”
°が出力信号線１５に読 出され、レジスタ１の出力ビット８ 〜１１（−’″１“）とともにロード 制御装置９に送出される。ロード制 御装置９はビット０〜１９に出力信 号線１５の情報を受はピッＩ・２０〜 ２３にレジスタ１のビット８〜１１ の情報を受はビット２４〜３１に“ ００゛′を加えることで、１６進のマ イクロ論理アドレス″“１３１０’“に対応するマイク
ロ命令が格納されて いる主記憶装置８上での実アドレス “００１０８１００”を求め、この アドレスにより主記憶装置８から１ ６進のマイクロ論理アドレス“１３ １０”〜°“１３１Ｆ”に対応した１ ６ワードのマイクロ命令を読出し制 御メモリ３の１６進アドレスの“′３ １０”番地〜” ３１ Ｆ ”番地に順次これを書き込
むと同時に、アドレス アレイ４の１６進アドレス“°３１″“番地にし′ジメ
タ１のビット０〜３に 保持されている１６進データ゛′１″。
を書き込む゛。以上の過程が終了する
と制御メモリ３の出力信号線１１に
は新たな１６進アドレスの３１４”′
番地の内容が読出され、アドレスア
レイ４の出力信号線１２には１６進
アドレス゛３１″番地の新たな内容
゛１”が読出されて比較器５に入力
される。比較器５の入力はともに
１°゛であるため出力信号線１１が有
効化されるとともに、レジスタ１に
ステップ４の１６進アドレス“１３
１５″がセットされる。
以後、同様の動作が繰返される。
このようにして本実施例では主記憶装置中のマイクロプ
ログラムを格納する領域の実アドレスが３２ビツトとい
う大きな値にも拘らず、レジスタ２にその一部を保持し
加算器により前記レジスタ２の値とアドレス変換テーブ
ルの出力値とを加算して実アドレスを得ることによりア
ドレス変換テーブルの□容量を小ざくできこの使用効率
を高めている′。
ログラムを格納する領域の実アドレスが３２ビツトとい
う大きな値にも拘らず、レジスタ２にその一部を保持し
加算器により前記レジスタ２の値とアドレス変換テーブ
ルの出力値とを加算して実アドレスを得ることによりア
ドレス変換テーブルの□容量を小ざくできこの使用効率
を高めている′。
以上説明したように本発明によれば、マイクロ論理アド
レスに対応する実アドレスの一部を保持す゛る□第２の
レジスタと、マイクロ論理アドレスで索゛引されること
によりマイクロ論理アドレスに対応する実アドレスの一
部を与えるためのアドレス変換テーブルと、第２のレジ
スタの保持する実アドレス゛とアドレス変換テーブルよ
り与えられる実アドレスを加算する加算器を設け、加算
器より得られる実アドレスによりアクセスされる主記憶
装置から制御メモリへのマイクロ命令のロード動作をブ
ロック単位に制御す”ることにより、必要最小限の゛容
量のアドレス変換デープルでマイクロ論理アドレスと主
記憶装置上の実アドレスとを自由に対応づＧ′ｊること
を可能とし、アドレス変換テーブルの使用効率を高める
とともに、より安価でマイクロプログラム制御システム
を実現できるという効果がある。
レスに対応する実アドレスの一部を保持す゛る□第２の
レジスタと、マイクロ論理アドレスで索゛引されること
によりマイクロ論理アドレスに対応する実アドレスの一
部を与えるためのアドレス変換テーブルと、第２のレジ
スタの保持する実アドレス゛とアドレス変換テーブルよ
り与えられる実アドレスを加算する加算器を設け、加算
器より得られる実アドレスによりアクセスされる主記憶
装置から制御メモリへのマイクロ命令のロード動作をブ
ロック単位に制御す”ることにより、必要最小限の゛容
量のアドレス変換デープルでマイクロ論理アドレスと主
記憶装置上の実アドレスとを自由に対応づＧ′ｊること
を可能とし、アドレス変換テーブルの使用効率を高める
とともに、より安価でマイクロプログラム制御システム
を実現できるという効果がある。
第１図は本発明の一実施例を示すブロック国、第２図は
マイクロ命令シーケンスの一例を示す図、第３図は」巳
記憶装置におけるマイクロプログラム領域およびマイク
ロ論理アドレスと実アドレスとの対応の一例を示す図で
ある。 １・・・レジスタ、２・・レジスタ、３・・・制御メモ
リ、４・・・アドレスアレイ、５・・・比較器、６・・
・アドレス変換テーブル、７・・・加算器、８・・・主
記憶装置、９・・ロード制御装置、１１〜１５・・・信
号線。 ＝１５− 実アドレス θρθり３θθθ θρｌθθθＦθ θθ／ （Ｍ ／ｌ：ρ りθ１５’７ＦＦθ
マイクロ命令シーケンスの一例を示す図、第３図は」巳
記憶装置におけるマイクロプログラム領域およびマイク
ロ論理アドレスと実アドレスとの対応の一例を示す図で
ある。 １・・・レジスタ、２・・レジスタ、３・・・制御メモ
リ、４・・・アドレスアレイ、５・・・比較器、６・・
・アドレス変換テーブル、７・・・加算器、８・・・主
記憶装置、９・・ロード制御装置、１１〜１５・・・信
号線。 ＝１５− 実アドレス θρθり３θθθ θρｌθθθＦθ θθ／ （Ｍ ／ｌ：ρ りθ１５’７ＦＦθ
Claims (1)
- 【特許請求の範囲】 マイクロ論理アドレスを保持する第１のレジスタと、 前記マイクロ論理アドレスの第１の部分アドレスにより
アクセスされ複数のブロックから構成されてマイクロ命
令を保持する制御メモリと、前記マイクロ論理アドレス
の第１の部分アドレスの部分アドレスによりアクセスさ
れ前記制御メモリの複数のブロックのそれぞれに格納さ
れているマイクロ命令に対応したマイクロ論理アドレス
の第２の部分アドレスを格納するアドレスアレイと、 前記アドレスアレイからの出力と前記第１のレジスタに
保持されているマイクロ論理アドレスの第２の部分アド
レスとを比較する比較手段と、前記マイクロ論理アドレ
スに対応する実アドレスの第１の部分アドレスを保持す
る第２のレジスタと、 前記マイクロ論理アドレスの第２の部分アドレスを含む
マイクロ論理アドレスの第３の部分アドレスにより索引
されることにより前記マイクロ論理アドレスに対応する
実アドレスの第２の部分アドレスを出力するアドレス変
換テーブルと、前記実アドレスの第１の部分アドレスと
第２の部分アドレスとを加算する加算手段と、 一連のマイクロ命令からなるマイクロプログラムを記憶
する領域を含み前記加算手段の加算結果を含むアドレス
信号によりアクセスされる主記憶装置と、 前記比較手段の結果が不一致のときには前記主記憶装置
から前記制御メモリへ前記マイクロ命令を前記ブロック
単位でロードするロード制御装置とを含むことを特徴と
するマイクロプログラム制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60126682A JPS61283932A (ja) | 1985-06-11 | 1985-06-11 | マイクロプログラム制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60126682A JPS61283932A (ja) | 1985-06-11 | 1985-06-11 | マイクロプログラム制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61283932A true JPS61283932A (ja) | 1986-12-13 |
Family
ID=14941245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60126682A Pending JPS61283932A (ja) | 1985-06-11 | 1985-06-11 | マイクロプログラム制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61283932A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972545A (ja) * | 1982-10-19 | 1984-04-24 | Nec Corp | マイクロプログラム制御システム |
-
1985
- 1985-06-11 JP JP60126682A patent/JPS61283932A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972545A (ja) * | 1982-10-19 | 1984-04-24 | Nec Corp | マイクロプログラム制御システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4118773A (en) | Microprogram memory bank addressing system | |
| US3739352A (en) | Variable word width processor control | |
| US4314333A (en) | Data processor | |
| US4665479A (en) | Vector data processing system for indirect address instructions | |
| US3909797A (en) | Data processing system utilizing control store unit and push down stack for nested subroutines | |
| JPS59117666A (ja) | ベクトル処理装置 | |
| JPH0251734A (ja) | マイクロプログラム制御装置 | |
| JPS5852265B2 (ja) | デ−タ処理装置 | |
| US3325785A (en) | Efficient utilization of control storage and access controls therefor | |
| JPH0248931B2 (ja) | ||
| JPH0414385B2 (ja) | ||
| JPS61283932A (ja) | マイクロプログラム制御システム | |
| JPS59114677A (ja) | ベクトル処理装置 | |
| JPS6266330A (ja) | 命令カウンタのロ−ド装置 | |
| US4085439A (en) | Computer programming system having greatly reduced storage capacity and high speed | |
| JPS61283931A (ja) | マイクロプログラム制御システム | |
| JPS5972545A (ja) | マイクロプログラム制御システム | |
| JPS61283933A (ja) | マイクロプログラム制御システム | |
| US3947821A (en) | Microprogramming apparatus and method | |
| JPS61283934A (ja) | マイクロプログラム制御システム | |
| JPS59106047A (ja) | マイクロコンピユ−タ | |
| JPH0258646B2 (ja) | ||
| JPH02178836A (ja) | 中央演算処理装置 | |
| JPH0315772B2 (ja) | ||
| JPH0661067B2 (ja) | 情報処理装置 |