JPS61284193A - 二重化交換制御装置 - Google Patents
二重化交換制御装置Info
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- JPS61284193A JPS61284193A JP60127629A JP12762985A JPS61284193A JP S61284193 A JPS61284193 A JP S61284193A JP 60127629 A JP60127629 A JP 60127629A JP 12762985 A JP12762985 A JP 12762985A JP S61284193 A JPS61284193 A JP S61284193A
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- 230000002457 bidirectional effect Effects 0.000 description 9
- 238000004891 communication Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Monitoring And Testing Of Exchanges (AREA)
- Exchange Systems With Centralized Control (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電話、ファクシミリ、データ伝送等の通信網
における交換制御装置に関し、更に詳細には、稼動系交
換制御装置と予備系交換制御装置とを備え、稼動系に異
常が生じた時に予備系が動作する二重化交換制御装置に
関する。
における交換制御装置に関し、更に詳細には、稼動系交
換制御装置と予備系交換制御装置とを備え、稼動系に異
常が生じた時に予備系が動作する二重化交換制御装置に
関する。
交換制御装置ン二重化することは１例えば特公昭５９−
２３６７７号公報に開示されている。しかし、ここに開
示されている方式では、稼１ｔＪＪ系（使用系］から予
備系（待機系）への切替えが任意時刻に行われるために
、Ｊ！！常発生時点で通信が一時的に中断するおそれが
あった。そこで１本発明の目的は、信頼性の高い二重化
交換制御装置を提供することにある。
２３６７７号公報に開示されている。しかし、ここに開
示されている方式では、稼１ｔＪＪ系（使用系］から予
備系（待機系）への切替えが任意時刻に行われるために
、Ｊ！！常発生時点で通信が一時的に中断するおそれが
あった。そこで１本発明の目的は、信頼性の高い二重化
交換制御装置を提供することにある。
上記目的ビ達成するための本発明は、稼動系交換制御装
置と予備系交換制御装置と馨備え、前記稼動系交換制御
装置及び前記予備系交換制御装置が交換データに基づい
て交換制御１行つための中央処理装置（ＣＰＵ）と、前
記中央処理装置で制御されて前記交換デ・−タン記憶す
るメモリと馨それぞれ有し、前記稼動系交換装置が動作
している時に前記稼動系のメモリのみならず前記予備系
のメモリにも前記交換データ馨書き込むように構成され
℃いる二重化交換制御装置において、前記稼動系の中央
処理装置と前記予備系の中央処理装置とのいずれか一方
を選択的に駆動するための選択制御回路を設け、この選
択制御回路による前記稼動系の中央処理装置から前記予
備系の中央処理装置への切替えン、前記稼動系の中央処
理装置による前記稼動系のメモリ及び前記予備系のメモ
リに対する前記交換データの書き込みタイミング以外の
時刻で行うように構成したことを特徴とする二重化交換
制御装置に係わるものである。
置と予備系交換制御装置と馨備え、前記稼動系交換制御
装置及び前記予備系交換制御装置が交換データに基づい
て交換制御１行つための中央処理装置（ＣＰＵ）と、前
記中央処理装置で制御されて前記交換デ・−タン記憶す
るメモリと馨それぞれ有し、前記稼動系交換装置が動作
している時に前記稼動系のメモリのみならず前記予備系
のメモリにも前記交換データ馨書き込むように構成され
℃いる二重化交換制御装置において、前記稼動系の中央
処理装置と前記予備系の中央処理装置とのいずれか一方
を選択的に駆動するための選択制御回路を設け、この選
択制御回路による前記稼動系の中央処理装置から前記予
備系の中央処理装置への切替えン、前記稼動系の中央処
理装置による前記稼動系のメモリ及び前記予備系のメモ
リに対する前記交換データの書き込みタイミング以外の
時刻で行うように構成したことを特徴とする二重化交換
制御装置に係わるものである。
上記発明における稼動系及び予備系選択制御回路は、任
意時点で稼動系から予備系への切替えケ行わずに、交換
データの書き込みタイミング以外の時刻に行う。このた
め、交換データの欠落が防止され１通信の信頼性が高く
なる。
意時点で稼動系から予備系への切替えケ行わずに、交換
データの書き込みタイミング以外の時刻に行う。このた
め、交換データの欠落が防止され１通信の信頼性が高く
なる。
次に、第１図〜第３図ン参照して本発明の実施例に係わ
る二重化交換装置について述べる。
る二重化交換装置について述べる。
（第１図の説明］
二重化交換装置の全体ン原理的に示す第１図において、
（１）は稼動系交換装置、（２）は予備系交換装置であ
り、それぞれハイウェイ（３）に接続されている。稼動
系交換装置（１）は、ハイウェイ（３）に接続されてい
る時分割スイッチ２口ちハイウェイスイッチ（４Ｊ、中
央処理装置即ちマイクロプロセッサから成るＣＰＵ（５
）、このＣＰ Ｕ （５）で制御されるメモリ（６）。
（１）は稼動系交換装置、（２）は予備系交換装置であ
り、それぞれハイウェイ（３）に接続されている。稼動
系交換装置（１）は、ハイウェイ（３）に接続されてい
る時分割スイッチ２口ちハイウェイスイッチ（４Ｊ、中
央処理装置即ちマイクロプロセッサから成るＣＰＵ（５
）、このＣＰ Ｕ （５）で制御されるメモリ（６）。
及びハイウェイスイッチ制御用ＣＰ Ｕ （７）とハイ
ウェイスイッチ制御用メモリ（８）とを含むハイウェイ
スイッチ制御回路（９）を備えている。
ウェイスイッチ制御用メモリ（８）とを含むハイウェイ
スイッチ制御回路（９）を備えている。
ハイウェイスイッチ（４）は、入力ハイウェイの任意チ
ャネルと出力ハイウェイの任意チャネルとの通話Ｚ可能
にするための時分割スイッチである。
ャネルと出力ハイウェイの任意チャネルとの通話Ｚ可能
にするための時分割スイッチである。
ＣＰ Ｕ （５７は端末装置によって指定された交換デ
ータに基づいて交換制御信号を形成するものである。
ータに基づいて交換制御信号を形成するものである。
メモリ（６ンは、ＣＰＵ（５）によって制御され、交換
データを記憶するものである。ハイウェイスイッチ制御
回路（９）は、ＣＰＵ（５３によって形成された交換制
御信号に応答してハイウェイスイッチ（４）を制御する
ものであり、更に詳細には、ハイウェイスイッチ（４）
に含まれているメモリのアドレス指定等を実行するもの
である。
データを記憶するものである。ハイウェイスイッチ制御
回路（９）は、ＣＰＵ（５３によって形成された交換制
御信号に応答してハイウェイスイッチ（４）を制御する
ものであり、更に詳細には、ハイウェイスイッチ（４）
に含まれているメモリのアドレス指定等を実行するもの
である。
予備系交換装置（２）は、稼動系交換装置１１１と全く
同一に構成され、ハイウェイスイッチσｌ、ＣＰＵαυ
、メモリ（１２，及びハイウェイスイッチ制御用ＣＰＵ
（１３とハイウェイスイッチ制御用メモリα瘤とから成
るハイウェイスイッチ制御回路ｕｓン備えている。本実
施例の方式では、ＣＰＵ（５７とメモリ（６）とから成
る稼動系交換制御装置とＣＰ−ＵＣＩυとメモリａカと
から成る予備系交換制御装置とを設けて、交換制御部を
二重化するのみでなく、稼動系ハイウェイスイッチ＜４
１と予備系ハイウェイスイッチαＱとを設け、又換部も
二重化している。
同一に構成され、ハイウェイスイッチσｌ、ＣＰＵαυ
、メモリ（１２，及びハイウェイスイッチ制御用ＣＰＵ
（１３とハイウェイスイッチ制御用メモリα瘤とから成
るハイウェイスイッチ制御回路ｕｓン備えている。本実
施例の方式では、ＣＰＵ（５７とメモリ（６）とから成
る稼動系交換制御装置とＣＰ−ＵＣＩυとメモリａカと
から成る予備系交換制御装置とを設けて、交換制御部を
二重化するのみでなく、稼動系ハイウェイスイッチ＜４
１と予備系ハイウェイスイッチαＱとを設け、又換部も
二重化している。
ｔｔｅは診断制御回路であり、稼動系交換装置（１）の
障害ン検矧し、障害発生時に、稼動系交換装置（υによ
る交換処理から予備系交換装置（２）による交換処理に
切替え制御を行うための切替信号音発生するものである
。
障害ン検矧し、障害発生時に、稼動系交換装置（υによ
る交換処理から予備系交換装置（２）による交換処理に
切替え制御を行うための切替信号音発生するものである
。
αηは稼動系と予備系との選択制御回路であり。
診断制御回路α（へ）から高レベル（Ｈ）の切換信号が
発生している時には、ラインα樽によって稼動糸ＣＰＵ
（５）を作動させ、障害Ｚ示す低レベル（Ｌ）の切換信
号が発生している時には、ライン俣３によって予備系Ｃ
ＰＵ（Ｉｌ１作動させるものである。なお、この選択制
御回路αηは稼動系ＣＰ Ｕ （５）から導出されてい
るライン四から切換制御信号の供給を受け、この切換制
御信号に同期して切替えｔ実行・する。
発生している時には、ラインα樽によって稼動糸ＣＰＵ
（５）を作動させ、障害Ｚ示す低レベル（Ｌ）の切換信
号が発生している時には、ライン俣３によって予備系Ｃ
ＰＵ（Ｉｌ１作動させるものである。なお、この選択制
御回路αηは稼動系ＣＰ Ｕ （５）から導出されてい
るライン四から切換制御信号の供給を受け、この切換制
御信号に同期して切替えｔ実行・する。
この切換制御信号には、ＣＰＵ（５）がメモリ（６）乞
読み取り制御するためのリード信号が使用されている。
読み取り制御するためのリード信号が使用されている。
従って、選択制御回路σηによる予備系ＣＰＵσυの選
択は、交換データの書き込み期間で行わすに、読み出し
期間に行われる。
択は、交換データの書き込み期間で行わすに、読み出し
期間に行われる。
ライン（２１１はＣＰＵ１５１からクロック信号を選択
制御回路σηに送るものであり、ラインのは選択制御回
路αηからＣＰ Ｕ １５）にリセット（１号を供給す
るものである。
制御回路σηに送るものであり、ラインのは選択制御回
路αηからＣＰ Ｕ １５）にリセット（１号を供給す
るものである。
診断制御回路ａ６１の出力ライン（ＺＳａ）は、選択制
御回路αηのみでなく、予備系ハイウェイスイッチ制御
用ＣＰＵＣｌ３１にも接続され、更にインバータのン介
して稼動系ハイウェイスイッチ制御用ＣＰＵ（７）にも
接続されている。このため、ライン＜ １６ａ）が非障
害Ｚ示す高レベルの時には、稼動系ハイウェイスイッチ
制御用ＣＰ Ｕ （７）が作動し、障害馨示す低レベル
時には予備系ハイウェイスイッチ制御用ＣＰＵ（［３１
が作動する。
御回路αηのみでなく、予備系ハイウェイスイッチ制御
用ＣＰＵＣｌ３１にも接続され、更にインバータのン介
して稼動系ハイウェイスイッチ制御用ＣＰＵ（７）にも
接続されている。このため、ライン＜ １６ａ）が非障
害Ｚ示す高レベルの時には、稼動系ハイウェイスイッチ
制御用ＣＰ Ｕ （７）が作動し、障害馨示す低レベル
時には予備系ハイウェイスイッチ制御用ＣＰＵ（［３１
が作動する。
■はメモリ選択制御回路であり、２つのＣＰＵ（５）α
υと２つのメモリ（６）σりとの間に設けられているこ
のメモリ選択制御回路■は、稼動系のＣＰＵ（５）が選
択されている時には、稼動系ＣＰ Ｕ １５）に基づい
て稼動系のメモリ（６）と予備系のメモリ１カとの両方
に交換データを書き込み、且つ稼動系のメモリ（６）の
みから交換データを読み出し、一方、予備系ＣＰＵＱＩ
Ｉが選択されている時には、予備系ＣＰＵＵυに基づい
て予備系のメモリａ２に交換データｆｔ９Ｉき込み、且
つ予備系のメモリａ２から交換データを読入出すように
動作する。
υと２つのメモリ（６）σりとの間に設けられているこ
のメモリ選択制御回路■は、稼動系のＣＰＵ（５）が選
択されている時には、稼動系ＣＰ Ｕ １５）に基づい
て稼動系のメモリ（６）と予備系のメモリ１カとの両方
に交換データを書き込み、且つ稼動系のメモリ（６）の
みから交換データを読み出し、一方、予備系ＣＰＵＱＩ
Ｉが選択されている時には、予備系ＣＰＵＵυに基づい
て予備系のメモリａ２に交換データｆｔ９Ｉき込み、且
つ予備系のメモリａ２から交換データを読入出すように
動作する。
第１図では図示が省略されているが、実際の交換装置は
、シリアル／パラレル変換器、パラレル／シリアル変換
器、ラッチ、ゲート等を更に含んでいる。
、シリアル／パラレル変換器、パラレル／シリアル変換
器、ラッチ、ゲート等を更に含んでいる。
（第２図の説明］
第２図は、第１図のＣＰＵ選択制御回路αη乞詳しく示
すものである。この選択制御回路αηは、第１、第２％
及び第３のＤフリップフロップ（ハ）■勃とインバータ
（至）とで構成されている。第１の７リツプフロツプＧ
のデータ入力端子ＣＤ）には１診断制御回路叫の出力ラ
イン（１６ａ）が接続され、クロック入力端子（ＣＫ）
には第１図のＣＰ Ｕ １５１から導出されたリード信
号ライン（２Ｉが接続されている。
すものである。この選択制御回路αηは、第１、第２％
及び第３のＤフリップフロップ（ハ）■勃とインバータ
（至）とで構成されている。第１の７リツプフロツプＧ
のデータ入力端子ＣＤ）には１診断制御回路叫の出力ラ
イン（１６ａ）が接続され、クロック入力端子（ＣＫ）
には第１図のＣＰ Ｕ １５１から導出されたリード信
号ライン（２Ｉが接続されている。
従って、フリップフロップ囚はライン口のリード信号に
同期してライン（１６ａ）の切替信号を読み込む。ライ
ン（ｔ６ａ）はインバータ（至）を介してフリップフロ
ップ（ハ）のプリセット端子ＣＰ）にも接続されている
。従って、ライ°ン（１６ａ）が高レベルの時には、Ｑ
出力端子が必ず低レベル（Ｌ）になるよ５にフリップフ
ロップ■がプリセットされる。
同期してライン（１６ａ）の切替信号を読み込む。ライ
ン（ｔ６ａ）はインバータ（至）を介してフリップフロ
ップ（ハ）のプリセット端子ＣＰ）にも接続されている
。従って、ライ°ン（１６ａ）が高レベルの時には、Ｑ
出力端子が必ず低レベル（Ｌ）になるよ５にフリップフ
ロップ■がプリセットされる。
第２の７リツプフロツプ（ト）のデータ入力端子りには
前段の７リツプフロツプ■のＱ出力端子が接続され、ク
ロック端子（ＣＫＪにはＣＰ Ｕ （５３からのクロッ
クライン回が接続されている。従って、この第２の７リ
ツプフロツプのは、ＣＰＵ（５）のリード期間中におけ
るクロックに同期して切替信号を読み込む。この第２の
７リツプ７０ツブ（至）のＱ出力端子はラインのによっ
て第１図のＣＰ Ｕ （５１のリセット端子に接続され
ていると共に、第３の７リツプフロツプ弼のデータ入力
端子ＣＤ）に接続されている。従って、障害χ示す低レ
ベル（Ｌ）の切替信号が発生すると、第２のフリップ７
０ツブ■の出力は高レベルになり、稼動系ＣＰ Ｕ （
５）がリセットされ１次段のフリップフロップ啼に低レ
ベルの】が読み込まれる。
前段の７リツプフロツプ■のＱ出力端子が接続され、ク
ロック端子（ＣＫＪにはＣＰ Ｕ （５３からのクロッ
クライン回が接続されている。従って、この第２の７リ
ツプフロツプのは、ＣＰＵ（５）のリード期間中におけ
るクロックに同期して切替信号を読み込む。この第２の
７リツプ７０ツブ（至）のＱ出力端子はラインのによっ
て第１図のＣＰ Ｕ （５１のリセット端子に接続され
ていると共に、第３の７リツプフロツプ弼のデータ入力
端子ＣＤ）に接続されている。従って、障害χ示す低レ
ベル（Ｌ）の切替信号が発生すると、第２のフリップ７
０ツブ■の出力は高レベルになり、稼動系ＣＰ Ｕ （
５）がリセットされ１次段のフリップフロップ啼に低レ
ベルの】が読み込まれる。
第３のフリップフロップ＠のクロック端子勃はライン（
２１１Ｋ ！続されているので、ＣＰＵ１５１のクロッ
クに同期してデータＺ読み込み、非障害時にはＱ出力端
子が低レベル、Ｑ出力端子が高レベルになり、障害時に
はこれと反対動作になる。第３の７リツプ７１：Ｆツブ
弼のＱ出力端子に接続された稼動系選択信号ラインＱ８
１は第１図及び第３図のＣＰＵ（５）とメモリ選択制御
回路（２４とに接続されている。
２１１Ｋ ！続されているので、ＣＰＵ１５１のクロッ
クに同期してデータＺ読み込み、非障害時にはＱ出力端
子が低レベル、Ｑ出力端子が高レベルになり、障害時に
はこれと反対動作になる。第３の７リツプ７１：Ｆツブ
弼のＱ出力端子に接続された稼動系選択信号ラインＱ８
１は第１図及び第３図のＣＰＵ（５）とメモリ選択制御
回路（２４とに接続されている。
一方、フリップフロップ啼のＱ出力端子に接続された予
備系選択信号ライン０は、予備系ＣＰＵ（Ｉυとメモリ
選択制御回路＠とに接続されている。
備系選択信号ライン０は、予備系ＣＰＵ（Ｉυとメモリ
選択制御回路＠とに接続されている。
（第３図の説明］
第３図は第１図のメモリ選択制御回路（２１−詳しく示
すものである。このメモリ選択制御回路■は。
すものである。このメモリ選択制御回路■は。
アドレスバス、データバス、コントロールバスン含んだ
ＣＰＵバス＠■６υと、第１及び第２のゲー）３２１Ｃ
３３１ｙａ’含む第１の双方向バッファ（ロ）と、第３
及び第４のゲート（３５□□□を含む第２の双方向バッ
フアロと、第５及び第６のゲート開田とから成る。２ツ
ノＣＰ Ｕ（５）（１１１ト２ ツｆ） ／−ｔ−リ（
６） ［１２１とは双方向パッファーＣηン介してバス
（２！Ｊω３Ｄで相互に接続されている。第１の双方向
バッファーには稼動系ＣＰＵ（５）のリード信号端子（
Ｒ）とライト信号端子（Ｗ）とが接続されている。従っ
て、ＣＰ Ｕ （５）がメモリ（６）にデータ′Ｐ！：
８き込む時にはライト信号でゲート６カが開き、８き込
み可能になる。一方、メモリ（６）からデータを読み出
す時には、ＣＰＵ＋５７のリード信号でゲート關が開き
、読み出し可能になる。稼動糸ＣＰ Ｕ （５７のライ
ト信号端子（Ｗ）は、第５のグー）ｃ１８１Ｙ弁して第
２の双方向バッファＣ１ηにも接続されている。Ｍ５の
ゲート關はライン餞の稼動系選択信号に応答して開くの
で、稼動糸が選択されている時には、稼動系ＣＰ Ｕ
＋５７のライト信号で予備系メモリσカの双方向バッフ
ァ３ηのグー）Ｃ３Ｓが開き、交換データが２つのメモ
リ（６）Ｕに同時に書き込まれる。
ＣＰＵバス＠■６υと、第１及び第２のゲー）３２１Ｃ
３３１ｙａ’含む第１の双方向バッファ（ロ）と、第３
及び第４のゲート（３５□□□を含む第２の双方向バッ
フアロと、第５及び第６のゲート開田とから成る。２ツ
ノＣＰ Ｕ（５）（１１１ト２ ツｆ） ／−ｔ−リ（
６） ［１２１とは双方向パッファーＣηン介してバス
（２！Ｊω３Ｄで相互に接続されている。第１の双方向
バッファーには稼動系ＣＰＵ（５）のリード信号端子（
Ｒ）とライト信号端子（Ｗ）とが接続されている。従っ
て、ＣＰ Ｕ （５）がメモリ（６）にデータ′Ｐ！：
８き込む時にはライト信号でゲート６カが開き、８き込
み可能になる。一方、メモリ（６）からデータを読み出
す時には、ＣＰＵ＋５７のリード信号でゲート關が開き
、読み出し可能になる。稼動糸ＣＰ Ｕ （５７のライ
ト信号端子（Ｗ）は、第５のグー）ｃ１８１Ｙ弁して第
２の双方向バッファＣ１ηにも接続されている。Ｍ５の
ゲート關はライン餞の稼動系選択信号に応答して開くの
で、稼動糸が選択されている時には、稼動系ＣＰ Ｕ
＋５７のライト信号で予備系メモリσカの双方向バッフ
ァ３ηのグー）Ｃ３Ｓが開き、交換データが２つのメモ
リ（６）Ｕに同時に書き込まれる。
予備系ＣＰＵＱυのリード信号端子（Ｒ）は直接に第２
の双方向パンファ６力に接続され、ライト信号端子（Ｗ
）はグー） ０１ ’に介して第２の双方向バッファＧ
３７）Ｋ接続され℃いる。従って、ライン（１１に低レ
ベルの予備系選択信号が発生している期間には予備系Ｃ
ＰＵ（１１１が作動すると共に、ゲート（ト）が開くの
で、予備系ＣＰＵαＤの書き込み信号によって第２の双
方向バッファ６ηのゲート（ト）が開き、予備系メモリ
α力に交換データが書き込まれる。この時、稼動系メモ
リ（６）に対する交換データの書き込みは行われない。
の双方向パンファ６力に接続され、ライト信号端子（Ｗ
）はグー） ０１ ’に介して第２の双方向バッファＧ
３７）Ｋ接続され℃いる。従って、ライン（１１に低レ
ベルの予備系選択信号が発生している期間には予備系Ｃ
ＰＵ（１１１が作動すると共に、ゲート（ト）が開くの
で、予備系ＣＰＵαＤの書き込み信号によって第２の双
方向バッファ６ηのゲート（ト）が開き、予備系メモリ
α力に交換データが書き込まれる。この時、稼動系メモ
リ（６）に対する交換データの書き込みは行われない。
予備系ＣＰＵ（［１１からリード信号が発生すると、第
２の双方向バッファｃ３ηのゲート＠が開き、予備系メ
モリ（１２１から交換データが読み出される。
２の双方向バッファｃ３ηのゲート＠が開き、予備系メ
モリ（１２１から交換データが読み出される。
（動作説明２
次に、この二重化交換装置の動作を説明する。
診断制御回路ルから非障害を示す信号が出力している期
間には、ＣＰＵ選択制御回路（１７１によって稼動系Ｃ
Ｐ Ｕ （５１及び稼動系ハイウェイスイッチ制御用Ｃ
ＰＵ（７）が駆動される。この稼動系選択期間には、稼
動系ＣＰ Ｕ ［５３の制御に基づいて、同一の交換デ
ータが稼動系と予備系との両方のメモリ（６）α２に同
時に書き込まれる。しかし、データの読み出しは、稼動
系メモリ（６）のみから行われる。稼動系ハイウェイス
イッチ制御回路（９）は稼動系ＣＰＵ（５）から得られ
る交換制御信号に基づいて稼動系Ｉ・イウエイスイッチ
（４）ン制御する。これにより、ハイウェイスイッチ（
４）は時分割多重信号の交換を実行する。この時、予備
系ハイウェイスイッチａ〔は非動作状態に保たれている
。
間には、ＣＰＵ選択制御回路（１７１によって稼動系Ｃ
Ｐ Ｕ （５１及び稼動系ハイウェイスイッチ制御用Ｃ
ＰＵ（７）が駆動される。この稼動系選択期間には、稼
動系ＣＰ Ｕ ［５３の制御に基づいて、同一の交換デ
ータが稼動系と予備系との両方のメモリ（６）α２に同
時に書き込まれる。しかし、データの読み出しは、稼動
系メモリ（６）のみから行われる。稼動系ハイウェイス
イッチ制御回路（９）は稼動系ＣＰＵ（５）から得られ
る交換制御信号に基づいて稼動系Ｉ・イウエイスイッチ
（４）ン制御する。これにより、ハイウェイスイッチ（
４）は時分割多重信号の交換を実行する。この時、予備
系ハイウェイスイッチａ〔は非動作状態に保たれている
。
診断制御回路αりから稼動系の障害に対応して切換信号
が発生すると、ＣＰＵ選択制御回路σηは予備系選択信
号ン発生し、稼動系ＣＰ Ｕ （５２が非動作状態とな
り、予備系ＣＰＵ（１１１が動作状態となる。
が発生すると、ＣＰＵ選択制御回路σηは予備系選択信
号ン発生し、稼動系ＣＰ Ｕ （５２が非動作状態とな
り、予備系ＣＰＵ（１１１が動作状態となる。
この切替え動作は、稼動糸ＣＰ Ｕ ＋５７の書き退入
（ライト］期間以外で行われるので、予備系メモリα２
の内容が保護され、切替時の通話が保持され。
（ライト］期間以外で行われるので、予備系メモリα２
の内容が保護され、切替時の通話が保持され。
信頼性の高い交換が可能になる。予備系メモリσカには
、切替え前からデータが書き込まれているので、稼動系
メモリ（６）から予備系メモＵ （１２１にデータケ移
し変えることは全く不要であり、予備系交換装置（２）
による交換処理ン直ちに開始することが出来る。
、切替え前からデータが書き込まれているので、稼動系
メモリ（６）から予備系メモＵ （１２１にデータケ移
し変えることは全く不要であり、予備系交換装置（２）
による交換処理ン直ちに開始することが出来る。
本発明は上述の実施例に限定されるものでなく。
変形可能なものである。例えば、空間スイッチと時分割
スイッチと？組み合せた交換方式にも勿論適用可能であ
る。
スイッチと？組み合せた交換方式にも勿論適用可能であ
る。
上述から明らかな如く、本発明によれば、稼動系から予
備系への切替え時における通信χ保持することが出来る
。
備系への切替え時における通信χ保持することが出来る
。
８１図は本発明の実施例に係わる二重化交換装置ヶ原理
的に示すブロック図。 第２図は第１図のＣＰＵ選択制御回路金示すブロック図
。 第３図は第１図のメモリ選択制御回路を詳しく示すブロ
ック図である。 ＋ｌ） ・・・稼動系交換装置、（２）・・・予備系交
換装置、（３）・・・ハイウェイ、（４）αＩ−・・ハ
イウェイスイッチ、（５）αＢ・・・ＣＰＵ、（６）σ
２・・・メモリ、 ｕｔｉ・・・診断制御回路、ａη・
・・ＣＰＵ選択制御回路、 ｆ２４１・・・メモリ選択
制御回路。
的に示すブロック図。 第２図は第１図のＣＰＵ選択制御回路金示すブロック図
。 第３図は第１図のメモリ選択制御回路を詳しく示すブロ
ック図である。 ＋ｌ） ・・・稼動系交換装置、（２）・・・予備系交
換装置、（３）・・・ハイウェイ、（４）αＩ−・・ハ
イウェイスイッチ、（５）αＢ・・・ＣＰＵ、（６）σ
２・・・メモリ、 ｕｔｉ・・・診断制御回路、ａη・
・・ＣＰＵ選択制御回路、 ｆ２４１・・・メモリ選択
制御回路。
Claims (1)
- （１）稼動系交換制御装置と予備系交換制御装置とを備
え、前記稼動系交換制御装置及び前記予備系交換制御装
置が交換データに基づいて交換制御を行うための中央処
理装置（ＣＰＵ）と、前記中央処理装置で制御されて前
記交換データを記憶するメモリとをそれぞれ有し、前記
稼動系交換制御装置が動作している時に前記稼動系のメ
モリのみならず前記予備系のメモリにも前記交換データ
を書き込むように構成されている二重化交換制御装置に
おいて、 前記稼動系の中央処理装置と前記予備系の中央処理装置
とのいずれか一方を選択的に駆動するための選択制御回
路を設け、この選択制御回路による前記稼動系の中央処
理装置から前記予備系の中央処理装置への切替えを、前
記稼動系の中央処理装置による前記稼動系のメモリ及び
前記予備系のメモリに対する前記交換データの書き込み
タイミング以外の時刻で行うように構成したことを特徴
とする二重化交換制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60127629A JPS61284193A (ja) | 1985-06-11 | 1985-06-11 | 二重化交換制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60127629A JPS61284193A (ja) | 1985-06-11 | 1985-06-11 | 二重化交換制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61284193A true JPS61284193A (ja) | 1986-12-15 |
Family
ID=14964813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60127629A Pending JPS61284193A (ja) | 1985-06-11 | 1985-06-11 | 二重化交換制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61284193A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595490A (en) * | 1979-01-12 | 1980-07-19 | Nec Corp | System switching system for exchange |
| JPS57157698A (en) * | 1981-03-25 | 1982-09-29 | Fujitsu Ltd | System switching control method for electronic switching system |
-
1985
- 1985-06-11 JP JP60127629A patent/JPS61284193A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595490A (en) * | 1979-01-12 | 1980-07-19 | Nec Corp | System switching system for exchange |
| JPS57157698A (en) * | 1981-03-25 | 1982-09-29 | Fujitsu Ltd | System switching control method for electronic switching system |
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