JPH0486933A - データ転送制御回路 - Google Patents
データ転送制御回路Info
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- JPH0486933A JPH0486933A JP2201507A JP20150790A JPH0486933A JP H0486933 A JPH0486933 A JP H0486933A JP 2201507 A JP2201507 A JP 2201507A JP 20150790 A JP20150790 A JP 20150790A JP H0486933 A JPH0486933 A JP H0486933A
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- 239000000872 buffer Substances 0.000 claims abstract description 66
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- 230000002950 deficient Effects 0.000 claims description 16
- 238000001514 detection method Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 2
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- 238000004519 manufacturing process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
高信頼システムにおける複数のメモリ間のデータ転送に
関し、 不良メモリボードを交換した後に当該メモリに他と同一
内容を書き込む際に、メモリ間のデータ転送を容易に行
うことを目的とし、 少なくとも３つ以上の記憶回路の出力を比較して出力す
る高信頼システムのデータ転送制御回路において、複数
の記憶回路のリードデータを受けて多数決をとりａカす
る多数決回路と、リード用のバッファと、該記憶回路の
数に対応して設けられたライト用のバッファと、該ライ
ト用バッファのオン／オフを選択制御するバッファ制御
回路を備え、複数の記憶回路が全て正常な時、該記憶回
路からのデータリード時には該多数決回路によりリード
データを多数決比較し該リード用バッファを介して出力
し、該記憶回路へのデータライト時には該ライト用バッ
ファを介して同一データの書き込みを行ない、何れか不
良記憶回路が検出されたとき、データリード時はその他
の正常な記憶回路のリードデータを該多数決回路により
多数決比較し該リード用バッファを介して出力し、デー
タライト時は全ての記憶回路に同一データを書き込み、
当該不良記憶回路を交換した後に、該不良記憶回路は他
の正常な記憶回路の内容と一致させるためデータリード
の転送を要求し、正常な記憶回路からのリードデータを
該リード用バッファ及びライト用バッファを経て該不良
記憶回路にライトするように構成する。
関し、 不良メモリボードを交換した後に当該メモリに他と同一
内容を書き込む際に、メモリ間のデータ転送を容易に行
うことを目的とし、 少なくとも３つ以上の記憶回路の出力を比較して出力す
る高信頼システムのデータ転送制御回路において、複数
の記憶回路のリードデータを受けて多数決をとりａカす
る多数決回路と、リード用のバッファと、該記憶回路の
数に対応して設けられたライト用のバッファと、該ライ
ト用バッファのオン／オフを選択制御するバッファ制御
回路を備え、複数の記憶回路が全て正常な時、該記憶回
路からのデータリード時には該多数決回路によりリード
データを多数決比較し該リード用バッファを介して出力
し、該記憶回路へのデータライト時には該ライト用バッ
ファを介して同一データの書き込みを行ない、何れか不
良記憶回路が検出されたとき、データリード時はその他
の正常な記憶回路のリードデータを該多数決回路により
多数決比較し該リード用バッファを介して出力し、デー
タライト時は全ての記憶回路に同一データを書き込み、
当該不良記憶回路を交換した後に、該不良記憶回路は他
の正常な記憶回路の内容と一致させるためデータリード
の転送を要求し、正常な記憶回路からのリードデータを
該リード用バッファ及びライト用バッファを経て該不良
記憶回路にライトするように構成する。
本発明は高信頼システムにおける複数メモリ間の不良メ
モリに対するデータ転送制御に関する。
モリに対するデータ転送制御に関する。
高信頼システムは同一機能を有するＣＰＵ、メモリ等か
らなるＣＰＵボードを複数個並列接続し、これらを同期
同一動作させ、何れかのＣＰＵボードに故障を検出して
も他のＣＰＵボードにより動作を継続するようにしたシ
ステムである。
らなるＣＰＵボードを複数個並列接続し、これらを同期
同一動作させ、何れかのＣＰＵボードに故障を検出して
も他のＣＰＵボードにより動作を継続するようにしたシ
ステムである。
このような構成により、データに高い信頼性を確保する
高信頼システムの分野では、何れかのＣＰＵボードが故
障した時に全体の動作を止めることなく故障した部品（
例えば、メモリボード）を交換できることが求められて
いる。
高信頼システムの分野では、何れかのＣＰＵボードが故
障した時に全体の動作を止めることなく故障した部品（
例えば、メモリボード）を交換できることが求められて
いる。
通常は複数メモリボードを同時に同一動作させてその出
力を多数決したり、複数メモリボードを多重化動作させ
て、そのうちどれか一つが抜き取られてもシステムの動
作には影響を与えないような構造になっている。本発明
はそれらのメモリボードのボード交換時のデータ転送制
御回路に関する。
力を多数決したり、複数メモリボードを多重化動作させ
て、そのうちどれか一つが抜き取られてもシステムの動
作には影響を与えないような構造になっている。本発明
はそれらのメモリボードのボード交換時のデータ転送制
御回路に関する。
高信頼システムにおいて、同一機能を持った複数のメモ
リボードの内の何れか一台に故障が発生した場合、高信
頼システムでは多数決や多重化などにより冗長性を持た
せであるので継続的動作が可能であり、システムの動作
中に故障ボードを交換することができる。交換終了後そ
のメモリボードをシステムに組み込むためには、他のメ
モリボードとその記憶内容を一致させるためのデータ転
送が必要がある。
リボードの内の何れか一台に故障が発生した場合、高信
頼システムでは多数決や多重化などにより冗長性を持た
せであるので継続的動作が可能であり、システムの動作
中に故障ボードを交換することができる。交換終了後そ
のメモリボードをシステムに組み込むためには、他のメ
モリボードとその記憶内容を一致させるためのデータ転
送が必要がある。
メモリボード間の記憶内容を一致させるための上述のよ
うなデータ転送において、従来は各メモリボード間を接
続する専用のコピーバスを設けたり、メモリを共有して
多重化させたりしてコピーのだめのデータ転送を行って
いる。
うなデータ転送において、従来は各メモリボード間を接
続する専用のコピーバスを設けたり、メモリを共有して
多重化させたりしてコピーのだめのデータ転送を行って
いる。
第９図は高信頼システムにふいて各メモリを接続する専
用のコピーバスを設けた例、第１０図は高信頼システム
においてメモリを２重化して共有させた例である。
用のコピーバスを設けた例、第１０図は高信頼システム
においてメモリを２重化して共有させた例である。
第９図において、高信頼システムはＣＰＵ群１とメモリ
群２と多数決回路３により構成され、データの多数決を
とることにより信頼性の高いデータを得ている。この場
合、各ＣＰＵＩ〜３は同期的に同一動作を行っている。
群２と多数決回路３により構成され、データの多数決を
とることにより信頼性の高いデータを得ている。この場
合、各ＣＰＵＩ〜３は同期的に同一動作を行っている。
各ＣＰ０１〜３には対応してメモリ１〜３が各々接続さ
れており、各メモリ間をコピーバスＣＢで接続している
。各ＣＰＵ１〜３の出力は多数決回路３に入力され多数
決をとった後出力される。上述のように各メモリ１〜３
には同一内容が格納されているが、メモリを交換した後
はコピーバスＣＢを経てそのメモリにコピーデータを転
送する。図示のように、この従来例では各メモリ１〜３
はＣＰＵと多数決回路の間に接続されている。
れており、各メモリ間をコピーバスＣＢで接続している
。各ＣＰＵ１〜３の出力は多数決回路３に入力され多数
決をとった後出力される。上述のように各メモリ１〜３
には同一内容が格納されているが、メモリを交換した後
はコピーバスＣＢを経てそのメモリにコピーデータを転
送する。図示のように、この従来例では各メモリ１〜３
はＣＰＵと多数決回路の間に接続されている。
第１０図は高信頼システムの他の例であり、メモリを２
重化して各ＣＰＵで共有させている。この場合、動作中
の交換を可能にするためプリント板を多重化している構
成である。図示のように、メモリは多数決回路の出力側
に設けられ、コピーのためのデータ転送はＣＰＵの多数
決出力バスを共有して使っている。
重化して各ＣＰＵで共有させている。この場合、動作中
の交換を可能にするためプリント板を多重化している構
成である。図示のように、メモリは多数決回路の出力側
に設けられ、コピーのためのデータ転送はＣＰＵの多数
決出力バスを共有して使っている。
第９図の例では上述のように専用のコピーバスを用いて
メモリ間のコピーデータの転送を行っている。しかし、
このような構成とるたｔにはコピーバス専用のプリント
板コネクタが必要になるが、ボードサイズが小さい場合
コネクタが実装できないことがある。
メモリ間のコピーデータの転送を行っている。しかし、
このような構成とるたｔにはコピーバス専用のプリント
板コネクタが必要になるが、ボードサイズが小さい場合
コネクタが実装できないことがある。
また、第１０図の例では、ＣＰｔＪからのメモリアクセ
スはその都度多数決回路３を経由して行われるため、ア
クセスの際に余計な時間が追加されてその分性能が落ち
ることになる。
スはその都度多数決回路３を経由して行われるため、ア
クセスの際に余計な時間が追加されてその分性能が落ち
ることになる。
本発明の目的は、不良メモリボードを交換した後に当該
メモリに他と同一内容を書き込む際に、メモリ間のデー
タ転送を容易に行うことが可能なデータ転送制御回路を
提供することにある。
メモリに他と同一内容を書き込む際に、メモリ間のデー
タ転送を容易に行うことが可能なデータ転送制御回路を
提供することにある。
第１図は本発明の基本構成図である。本発明は少なくと
も３つ以上の記憶回路の出力を比較して出力する高信頼
システムのデータ転送制御回路であって、複数の記憶回
路２１〜２３のリードデータを受けて多数決をとり出力
する多数決回路４１と、リード用のバッファＢＦ４と、
該記憶回路の数に対応して設けられたライト用のバッフ
ァＢＦ１、 ＢＦ２゜ＢＦ３ と、該ライト用バッファ
のオン／オフを選択制御するバッファ制御回路４２を備
え、複数の記憶回路が全て正常な時、該記憶回路からの
データリード時には該多数決回路によりリードデータを
多数決比較し該リード用バッファを介して出力し、該記
憶回路へのデータライト時には該ライト用バッファを介
して同一データの書き込みを行ない、何れか不良記憶回
路が検出されたとき、データリード時はその他の正常な
記憶回路のリードデータを該多数決回路により多数決比
較し該リード用バッファを介して出力し、データライト
時は全ての記憶回路に同一データを書き込み、当該不良
記憶回路を交換した後に、該不良記憶回路は他の正常な
記憶回路の内容と一致させるためデータリードの転送を
要求し、正常な記憶回路からのリードデータを該リード
用バッファ及びライト用バッファを経て該不良記憶回路
にライトするようにした特徴とする。
も３つ以上の記憶回路の出力を比較して出力する高信頼
システムのデータ転送制御回路であって、複数の記憶回
路２１〜２３のリードデータを受けて多数決をとり出力
する多数決回路４１と、リード用のバッファＢＦ４と、
該記憶回路の数に対応して設けられたライト用のバッフ
ァＢＦ１、 ＢＦ２゜ＢＦ３ と、該ライト用バッファ
のオン／オフを選択制御するバッファ制御回路４２を備
え、複数の記憶回路が全て正常な時、該記憶回路からの
データリード時には該多数決回路によりリードデータを
多数決比較し該リード用バッファを介して出力し、該記
憶回路へのデータライト時には該ライト用バッファを介
して同一データの書き込みを行ない、何れか不良記憶回
路が検出されたとき、データリード時はその他の正常な
記憶回路のリードデータを該多数決回路により多数決比
較し該リード用バッファを介して出力し、データライト
時は全ての記憶回路に同一データを書き込み、当該不良
記憶回路を交換した後に、該不良記憶回路は他の正常な
記憶回路の内容と一致させるためデータリードの転送を
要求し、正常な記憶回路からのリードデータを該リード
用バッファ及びライト用バッファを経て該不良記憶回路
にライトするようにした特徴とする。
複数の記憶回路の出力を多数決比較して出力する高信頼
システムのデータ転送制御回路において、正常動作時は
複数の記憶回路の出力の多数決を行ない、多数決エラー
を検出して記憶回路を交換した後その記憶回路の内容を
他のものと一致させるため、データ転送制御回路内のデ
ータ転送ルートを変えてデータのコピーを行う。
システムのデータ転送制御回路において、正常動作時は
複数の記憶回路の出力の多数決を行ない、多数決エラー
を検出して記憶回路を交換した後その記憶回路の内容を
他のものと一致させるため、データ転送制御回路内のデ
ータ転送ルートを変えてデータのコピーを行う。
第１図に沿ってさらに詳細に説明する。データ転送制御
回路４は、多数決回路４１と、リード用のバッファＢＦ
４と、複数のライト用のバッファＢＦＩ〜ＢＦ３と、ラ
イト用バッファを選択制御するバッファ制御回路４２に
より構成される。記憶回路は少なくとも３つ以上膜けら
れ、各々は正常時は同一動作を行うがエラーが発生して
交換した後に、他の記憶回路の内容と一致させるためデ
ータリード転送を要求する。そして、通常は複数の記憶
回路の内容を多数決して出力し、エラーを検出してその
記憶回路を交換し、その記憶回路からデータリード転送
が来たら多数決出力側からの入力に見せかけるように動
作する。
回路４は、多数決回路４１と、リード用のバッファＢＦ
４と、複数のライト用のバッファＢＦＩ〜ＢＦ３と、ラ
イト用バッファを選択制御するバッファ制御回路４２に
より構成される。記憶回路は少なくとも３つ以上膜けら
れ、各々は正常時は同一動作を行うがエラーが発生して
交換した後に、他の記憶回路の内容と一致させるためデ
ータリード転送を要求する。そして、通常は複数の記憶
回路の内容を多数決して出力し、エラーを検出してその
記憶回路を交換し、その記憶回路からデータリード転送
が来たら多数決出力側からの入力に見せかけるように動
作する。
まず、記憶回路の正常時の動作を説明をする。
ここで、エラーが発生していない時にバッファ制御回路
４２は記憶回路がデータを出力している時はライト用バ
ッファＢＦ１〜ＢＦ３をオフし、リード用バッファＢＦ
４をオンにする。逆に記憶回路２１〜２３がデータをラ
イトしている時はバッファＢＦ４をオフし、バッファＢ
ＦＩ〜ＢＦ３をオンにする。
４２は記憶回路がデータを出力している時はライト用バ
ッファＢＦ１〜ＢＦ３をオフし、リード用バッファＢＦ
４をオンにする。逆に記憶回路２１〜２３がデータをラ
イトしている時はバッファＢＦ４をオフし、バッファＢ
ＦＩ〜ＢＦ３をオンにする。
従って、リード時には複数の記憶回路２１〜２３から出
力されたデータはデータ転送制御回路に入力され、ライ
ト用バッファＢＦＩ〜ＢＦ３はオフでリード用バッファ
ＢＦ４はオンなので、各記憶回路の出力は多数決回路が
とられリード用バッファＢＦ４を介して出力される。
力されたデータはデータ転送制御回路に入力され、ライ
ト用バッファＢＦＩ〜ＢＦ３はオフでリード用バッファ
ＢＦ４はオンなので、各記憶回路の出力は多数決回路が
とられリード用バッファＢＦ４を介して出力される。
また、データ転送制御回路４を経由して記憶回路２１〜
２３にデータを書き込む時は、リード用バッファＢＦ４
はオフでライト用バッファＢＦＩ〜ＢＦ３ はオンにな
っているので、各記憶回路２１〜２３には同一のデータ
が与えられる。この時は多数決回路４１は動作しない。
２３にデータを書き込む時は、リード用バッファＢＦ４
はオフでライト用バッファＢＦＩ〜ＢＦ３ はオンにな
っているので、各記憶回路２１〜２３には同一のデータ
が与えられる。この時は多数決回路４１は動作しない。
以上の説明は一般的な多数決回路の動作と同様である。
次に、何れかの記憶回路が故障した時の動作の説明をす
る。第１図において記憶回路２１が故障したとする。各
記憶回路からデータが出力された時に多数決回路４１で
不一致が検出されるので、まず多数決回路４１は以後記
憶回路２１の出力内容を比較しないようにする。
る。第１図において記憶回路２１が故障したとする。各
記憶回路からデータが出力された時に多数決回路４１で
不一致が検出されるので、まず多数決回路４１は以後記
憶回路２１の出力内容を比較しないようにする。
以上の制御で、エラー発生時は通常、記憶回路２２及び
２３だけで動作を行うようになるので、記憶回路２１が
交換可能になる。記憶回路２１を交換した後に、再び正
常な多数決論理でシステムを動かすためには、記憶回路
２１〜２３の内容が一致している必要がある。
２３だけで動作を行うようになるので、記憶回路２１が
交換可能になる。記憶回路２１を交換した後に、再び正
常な多数決論理でシステムを動かすためには、記憶回路
２１〜２３の内容が一致している必要がある。
そこで、記憶回路２１は他の記憶回路２２．２３の内容
と一致させるためデータのリード要求を信号線ＲＱを経
てバッファ制御回路４２に発行する。するとバッファー
制御回路４２はライト用バッファＢＦＩ及びリード用バ
ッファＢＦ４をオンにするように制御を行う。これによ
り、記憶回路２２．２３から出力されたデータは多数決
回路４１にて多数決あるいはデータの一致検出がとられ
、正しい出力がリード用バッファＢＦ４からライト用バ
ッファＢＦＩを経由して記憶回路２１に読み込まれる。
と一致させるためデータのリード要求を信号線ＲＱを経
てバッファ制御回路４２に発行する。するとバッファー
制御回路４２はライト用バッファＢＦＩ及びリード用バ
ッファＢＦ４をオンにするように制御を行う。これによ
り、記憶回路２２．２３から出力されたデータは多数決
回路４１にて多数決あるいはデータの一致検出がとられ
、正しい出力がリード用バッファＢＦ４からライト用バ
ッファＢＦＩを経由して記憶回路２１に読み込まれる。
記憶回路２１がまだ上記データのコピー中に外部から記
憶回路への書き込み要求がくると、バッファ制御回路４
２はその書き込み要求をライト用バッファＢＦＩ−ＢＦ
３を通して各記憶回路へ書き込むように動作するので、
すでにコピーデータをリードし終ったところに外部から
ライト要求が来てもデータの一致はとられることになる
。
憶回路への書き込み要求がくると、バッファ制御回路４
２はその書き込み要求をライト用バッファＢＦＩ−ＢＦ
３を通して各記憶回路へ書き込むように動作するので、
すでにコピーデータをリードし終ったところに外部から
ライト要求が来てもデータの一致はとられることになる
。
第２図は本発明の実施例のブロック図である。
各記憶回路２１〜２３はメモリ部２１１の他にマスク転
送部２１２とスレーブ転送部２１３を有する。通常のり
−ド／ライト時にはスレーブ転送部２１３シか動作しな
い。マスタ転送部２１２はエラーが発生してメモリ交換
された後、そのメモリがメモリ要求畦Ｑを発行してコピ
ーデータ転送を要求する時だけ動作する。また、本実施
例ではデータ転送制御回路４に記憶回路からのデータの
エラーを検出するエラー検出回路４３と、コピー要求Ｃ
ＲＱを受けるとコピー順位の優先順位を選択するアービ
トレーション回路４４をさらに設けている。
送部２１２とスレーブ転送部２１３を有する。通常のり
−ド／ライト時にはスレーブ転送部２１３シか動作しな
い。マスタ転送部２１２はエラーが発生してメモリ交換
された後、そのメモリがメモリ要求畦Ｑを発行してコピ
ーデータ転送を要求する時だけ動作する。また、本実施
例ではデータ転送制御回路４に記憶回路からのデータの
エラーを検出するエラー検出回路４３と、コピー要求Ｃ
ＲＱを受けるとコピー順位の優先順位を選択するアービ
トレーション回路４４をさらに設けている。
データ転送制御回路の各回路についてさらに詳しく説明
する。
する。
第３図は第２図多数決比較部の回路例である。
多数決回路４１はＡＮＤゲート及びＯＲゲートで構成さ
れ、記憶回路２１〜２３からのデータＭＤ１、 ＭＤ２
． ＭＯＳの多数決をとり、リード用バッファＢＦ４を
経て後段のＴＭＲ−ＤＡＴＡに出力する。この場合、リ
ード用バッファＢＦ４は開放している。
れ、記憶回路２１〜２３からのデータＭＤ１、 ＭＤ２
． ＭＯＳの多数決をとり、リード用バッファＢＦ４を
経て後段のＴＭＲ−ＤＡＴＡに出力する。この場合、リ
ード用バッファＢＦ４は開放している。
第４図は第３図多数決回路の入出力結果の真理値表であ
る。例えば、データＭＤＩが不良ならば、データＭＯ２
がＯＲゲートから出力される。
る。例えば、データＭＤＩが不良ならば、データＭＯ２
がＯＲゲートから出力される。
第５図はエラー検出部回路図を示す。エラー検出部は、
排他的ＯＲゲートと、ＡＮＤゲートと、セット／リセッ
ト・フリップフロップＦＰで構成される。記憶回路から
リード要求ＲＲＱがあるとメモリデータＭＤｌ〜ＭＤ３
の内容を比較して誤りがあればメモリエラーＭＥｉを出
力してラッチする。どれか一つの誤りがラッチされると
、以後、エラー検出部） ＢＨ３が入力されるまで保持
される。
排他的ＯＲゲートと、ＡＮＤゲートと、セット／リセッ
ト・フリップフロップＦＰで構成される。記憶回路から
リード要求ＲＲＱがあるとメモリデータＭＤｌ〜ＭＤ３
の内容を比較して誤りがあればメモリエラーＭＥｉを出
力してラッチする。どれか一つの誤りがラッチされると
、以後、エラー検出部） ＢＨ３が入力されるまで保持
される。
第６図は第５図回路の信号タイムチャートである。例え
ば、記憶回路２２にエラーが発見されるとメモリエラー
信号ＭＥ２がバッファ制御部４２に出力される。
ば、記憶回路２２にエラーが発見されるとメモリエラー
信号ＭＥ２がバッファ制御部４２に出力される。
第７図にバッファ制御部の回路図を示す。バッファ制御
部４２は複数のＡＮＤゲートと○Ｒゲートで構成される
。リード用バッファＢＦ４はリード要求ＲＲＱ若しくは
各メモリからのコピーデータ転送要求ＭＲＱＩ〜ＭＲＱ
３が来た時に開放され、多数決回路の出力を有効にする
。ライト用バッファＢＦＩ〜ＢＦ３はライト要求ＷＲＱ
を受けた時、若しくは、メモリがエラーを起こしていた
時はそのメモリを交換してコピーデータ転送要求が発生
した時にそれぞれ開放される。コピーが済んだアドレス
にライト要求が発生しても、そのアドレスには正しくラ
イトされる。全アドレスがコピーされるとエラー検出部
） ＥＲ３がオンになり、初期状態に戻って再び全部の
メモリで多数決動作を行う。
部４２は複数のＡＮＤゲートと○Ｒゲートで構成される
。リード用バッファＢＦ４はリード要求ＲＲＱ若しくは
各メモリからのコピーデータ転送要求ＭＲＱＩ〜ＭＲＱ
３が来た時に開放され、多数決回路の出力を有効にする
。ライト用バッファＢＦＩ〜ＢＦ３はライト要求ＷＲＱ
を受けた時、若しくは、メモリがエラーを起こしていた
時はそのメモリを交換してコピーデータ転送要求が発生
した時にそれぞれ開放される。コピーが済んだアドレス
にライト要求が発生しても、そのアドレスには正しくラ
イトされる。全アドレスがコピーされるとエラー検出部
） ＥＲ３がオンになり、初期状態に戻って再び全部の
メモリで多数決動作を行う。
第８図はアービトレーション部の回路図である。
リード／ライト要求Ｒ／Ｗ−ＲＱとメモリ要求ＭＲＱの
調停を行い、優先順位の高い要求に対してアクノリッジ
信号ＡＣＫを返し、リード／ライトあるいはコピー動作
を実行させる。ここで、優先順位の大小関係は、リード
／ライト要求→メモリ要求ＭＲＱＩ→メモリ要求ＭＲＱ
３の順序とする。
調停を行い、優先順位の高い要求に対してアクノリッジ
信号ＡＣＫを返し、リード／ライトあるいはコピー動作
を実行させる。ここで、優先順位の大小関係は、リード
／ライト要求→メモリ要求ＭＲＱＩ→メモリ要求ＭＲＱ
３の順序とする。
以上説明したように、本発明によれば、高信頼システム
において各メモリ間でコピーデータを転送するための専
用バスが不要であり、メモリが接続されているバスにＣ
ＰＵを接続する場合、メモリアクセスに余分な時間が不
要であるので高速に動作することができる。
において各メモリ間でコピーデータを転送するための専
用バスが不要であり、メモリが接続されているバスにＣ
ＰＵを接続する場合、メモリアクセスに余分な時間が不
要であるので高速に動作することができる。
第１図は本発明の基本構成図、
第２図は本発明の一実施例構成図、
第３図は多数決比較部回路図、
第４図は多数決比較部回路の出力結果図、第５図はエラ
ー検出部回路図、 第６図は第５図構成の信号タイムチャート、第７図はバ
ッファ制御部回路図、 第８図はアービトレーション部回路図、第９図は高信頼
システムの一例構成図、及び第１０図は高信頼システム
の他の個構成図である。 （符号の説明） １・・・ＣＰＵ群、 ２・・・メモリ群、 ３・・・多数決回路、 ４・・・データ転送制御回路、 ２１〜２３・・・記憶回路、 ４１・・・多数決比較部、 ４２・・・バッファ制御部、 ４３・・・エラー検出部、 ４４・・・アービトレーション部。
ー検出部回路図、 第６図は第５図構成の信号タイムチャート、第７図はバ
ッファ制御部回路図、 第８図はアービトレーション部回路図、第９図は高信頼
システムの一例構成図、及び第１０図は高信頼システム
の他の個構成図である。 （符号の説明） １・・・ＣＰＵ群、 ２・・・メモリ群、 ３・・・多数決回路、 ４・・・データ転送制御回路、 ２１〜２３・・・記憶回路、 ４１・・・多数決比較部、 ４２・・・バッファ制御部、 ４３・・・エラー検出部、 ４４・・・アービトレーション部。
Claims (1)
- 【特許請求の範囲】 １、少なくとも３つ以上の記憶回路の出力を比較して出
力する高信頼システムのデータ転送制御回路において、 複数の記憶回路（２１〜２３）のリードデータを受けて
多数決をとり出力する多数決回路（４１）と、リード用
のバッファ（ＢＦ４）と、 該記憶回路の数に対応して設けられたライト用のバッフ
ァ（ＢＦ１、ＢＦ２、ＢＦ３）と、該ライト用バッファ
のオン／オフを選択制御するバッファ制御回路（４２）
を備え、 複数の記憶回路が全て正常な時、該記憶回路からのデー
タリード時には該多数決回路によりリードデータを多数
決比較し該リード用バッファを介して出力し、該記憶回
路へのデータライト時には該ライト用バッファを介して
同一データの書き込みを行ない、 何れか不良記憶回路が検出されたとき、データリード時
はその他の正常な記憶回路のリードデータを該多数決回
路により多数決比較し該リード用バッファを介して出力
し、データライト時は全ての記憶回路に同一データを書
き込み、 当該不良記憶回路を交換した後に、該不良記憶回路は他
の正常な記憶回路の内容と一致させるためデータリード
の転送を要求し、正常な記憶回路からのリードデータを
該リード用バッファ及びライト用バッファを経て該不良
記憶回路にライトするようにした特徴とするデータ転送
制御回路。 ２、該記憶回路に多数決エラーが検出された後、当該記
憶回路を交換した後にコピーデータの転送要求が来たと
き、多数決出力側から入力があったようにデータの転送
制御を行う請求項１に記載のデータ転送制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2201507A JPH0486933A (ja) | 1990-07-31 | 1990-07-31 | データ転送制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2201507A JPH0486933A (ja) | 1990-07-31 | 1990-07-31 | データ転送制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0486933A true JPH0486933A (ja) | 1992-03-19 |
Family
ID=16442197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2201507A Pending JPH0486933A (ja) | 1990-07-31 | 1990-07-31 | データ転送制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0486933A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0869387A (ja) * | 1994-08-31 | 1996-03-12 | Nec Corp | 双方向バッファ装置 |
| JP2011028323A (ja) * | 2009-07-21 | 2011-02-10 | Seiko Epson Corp | 信号判定回路、集積回路装置及び電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143656A (en) * | 1981-02-28 | 1982-09-04 | Matsushita Electric Works Ltd | Prom compensating circuit |
-
1990
- 1990-07-31 JP JP2201507A patent/JPH0486933A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143656A (en) * | 1981-02-28 | 1982-09-04 | Matsushita Electric Works Ltd | Prom compensating circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0869387A (ja) * | 1994-08-31 | 1996-03-12 | Nec Corp | 双方向バッファ装置 |
| JP2011028323A (ja) * | 2009-07-21 | 2011-02-10 | Seiko Epson Corp | 信号判定回路、集積回路装置及び電子機器 |
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