JPS61288617A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61288617A JPS61288617A JP60131296A JP13129685A JPS61288617A JP S61288617 A JPS61288617 A JP S61288617A JP 60131296 A JP60131296 A JP 60131296A JP 13129685 A JP13129685 A JP 13129685A JP S61288617 A JPS61288617 A JP S61288617A
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- JP
- Japan
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- transistor
- base
- emitter
- source
- collector
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/0406—Modifications for accelerating switching in composite switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は第１のバイポーラトランジスタと、第２の電界
効果型又はバイポーラトランジスタとの２つの複合トラ
ンジスタを主体とする装置に関する。
効果型又はバイポーラトランジスタとの２つの複合トラ
ンジスタを主体とする装置に関する。
以下各図の説明において同一の符号は同−又は相当部分
を示す。またレベル“ｈｉｇｈ”、“Ｌｏｗ”は単に“
Ｈ″、“Ｌ“と記す。 まず第２図に基づいて従来技術とその問題点を説明する
。第２図はいわゆるカスコード（Ｃａｓｃｏ＋ｔｅ）接
続と呼ばれるこの種のトランジスタからなる回路の１例
を示す。 第２図においてＱｌは主となるバイポーラトランジスタ
（以下ＢＰＴと呼ぶ）、Ｑ２はこの例では電界効果トラ
ンジスタ（以下ＦＥＴと呼ぶ）、ＺＤＩはツェナダイオ
ードである。 ＢＰＴＱＩのコレクタＣ・エミッタＥと、ＦＥＴＱ２の
ドレインＤ・ソースＳとは、エミッタＥとドレインＤに
おいて直列に接続されて、図外の負荷に供給される電流
（便宜上コレクタ電流と呼ぶ）ＩＣを開閉する。なおト
ランジスタＱ１とＱ２を合わせ便宜上複合トランジスタ
と呼ぶ。またＢＰＴＱＩのベースＢとＦＥＴＱ２のソー
スＳ間にはベースＢ側がカソード側となるようにツェナ
ダイオードＺＤＩが接続されている。 ＦＥＴＱ２のゲートＧ・ソースＳ間には図外の駆動回路
を介して、コレクタ電流ＩＣのオン、オフを指令する開
閉信号電圧ｅＧが与えられ、またＢＰＴＱＩのベースＢ
、！：ＦＥＴＱ２のソースＳ間に設けられたベース電源
ＥＢを介して、ＦＥＴＱ２のオンの際、前記ベースＢに
はベース電流ＩＢＩが供給される。 この回路は一般にＦＥＴのスイッチング速度がバイポー
ラトランジスタより速いことに着目して、高速、低耐圧
のＦＥＴＱ２と低速、高耐圧のバイポーラトランジスタ
Ｑ１とを組合わせ高速、高耐圧の複合スイッチング素子
を得ようとする・回路である。 すなわちまず複合トランジスタＱｌ、Ｑ２をターンオン
させる場合を述べると、この回路では、ＢＰＴＱＩのエ
ミッタＥにＦＥＴＱ２が接続されてベース電流ＩＢＩを
開閉し得るところから、Ｂ ＰＴＱ １のベースＢに与
えられるベース電圧ｅＢは比較的高い電圧とすることが
できるので、ＦＥＴＱ２に該トランジスタＱ２をターン
オンさせるべき開閉信号電圧ｅＧ（この例では“Ｈ”の
信号）を与えると、そのドレインＤ・ソース８間電圧Ｖ
ＤＳが急峻に下降することによってベース電流ＩＢＩを
急峻に立上がらせ、ＢＰＴＱＩ、従って複合トランジス
タＱｌ、Ｑ２を急速にターンオンさせることができる。 なおこの場合ツェナダイオードＺＤＩはオフ（無通電）
状態にある。 他方複合トランジスタＱｌ、Ｑ２をターンオフさせる場
合には、ＦＥＴＱ２に該トランジスタＱ２をターンオフ
させるべき（“Ｌ”の）開閉信号電圧ａＧを与えると、
ＦＥＴＱ２のドレイン・ソース間電圧ＶＤＳが急峻に高
まり、自身に流れるコレクタ電流ＩＣを遮断する。この
瞬間ＢＰＴＱＩのベース・エミッタを流れていたコレク
タ電流ＩＣはツェナダイオードＺＤＩに転流する。この
ようにしてＢＰＴＱＩのベース部の蓄積キャリアは急速
に放出されるので、該トランジスタＱ１．従って複合ト
ランジスタ・Ｑｌ、Ｑ２は急速にターンオフし、コレク
タ電流ＩＣを遮断することができる。 なおここで前記の転流路にツェナダイオードＺＤＩを用
いた理由は、ＦＥＴＱ２のターンオフ時、すなわちコレ
クタ電流！、Ｃの前記の転流の際には、ＦＥＴＱ２のド
レイン・ソース間電圧ＶＤＳをターンオフ可能な限界電
圧（スイッチング阻止電圧ＢＶＤＳ）以下に保ち、他方
複合トランジスタＱｌ。 Ｑ２がオンしている場合には、ベース電源ＥＢからＢＰ
ＴＱＩのベースＢ側に供給されるベース電流ＩＢＩがツ
ェナダイオードＺＤＩに無駄に分流することを阻止し、
有効にベース電流となるようにするためである。 しかしながら第２図の回路においては、ＦＥＴＱ２がタ
ーンオフし、ＢＰＴＱＩのベース蓄積キャリアがツェナ
ダイオードＺＤＩを通じて消滅する時、ＺＤＩのアバラ
ンシェ電圧が高いため、ＺＤｌの発熱が大きく、このツ
ェナダイオードＺＤ１にはこの発熱に耐える高価なもの
を使用しなければならないという問題点がある。
を示す。またレベル“ｈｉｇｈ”、“Ｌｏｗ”は単に“
Ｈ″、“Ｌ“と記す。 まず第２図に基づいて従来技術とその問題点を説明する
。第２図はいわゆるカスコード（Ｃａｓｃｏ＋ｔｅ）接
続と呼ばれるこの種のトランジスタからなる回路の１例
を示す。 第２図においてＱｌは主となるバイポーラトランジスタ
（以下ＢＰＴと呼ぶ）、Ｑ２はこの例では電界効果トラ
ンジスタ（以下ＦＥＴと呼ぶ）、ＺＤＩはツェナダイオ
ードである。 ＢＰＴＱＩのコレクタＣ・エミッタＥと、ＦＥＴＱ２の
ドレインＤ・ソースＳとは、エミッタＥとドレインＤに
おいて直列に接続されて、図外の負荷に供給される電流
（便宜上コレクタ電流と呼ぶ）ＩＣを開閉する。なおト
ランジスタＱ１とＱ２を合わせ便宜上複合トランジスタ
と呼ぶ。またＢＰＴＱＩのベースＢとＦＥＴＱ２のソー
スＳ間にはベースＢ側がカソード側となるようにツェナ
ダイオードＺＤＩが接続されている。 ＦＥＴＱ２のゲートＧ・ソースＳ間には図外の駆動回路
を介して、コレクタ電流ＩＣのオン、オフを指令する開
閉信号電圧ｅＧが与えられ、またＢＰＴＱＩのベースＢ
、！：ＦＥＴＱ２のソースＳ間に設けられたベース電源
ＥＢを介して、ＦＥＴＱ２のオンの際、前記ベースＢに
はベース電流ＩＢＩが供給される。 この回路は一般にＦＥＴのスイッチング速度がバイポー
ラトランジスタより速いことに着目して、高速、低耐圧
のＦＥＴＱ２と低速、高耐圧のバイポーラトランジスタ
Ｑ１とを組合わせ高速、高耐圧の複合スイッチング素子
を得ようとする・回路である。 すなわちまず複合トランジスタＱｌ、Ｑ２をターンオン
させる場合を述べると、この回路では、ＢＰＴＱＩのエ
ミッタＥにＦＥＴＱ２が接続されてベース電流ＩＢＩを
開閉し得るところから、Ｂ ＰＴＱ １のベースＢに与
えられるベース電圧ｅＢは比較的高い電圧とすることが
できるので、ＦＥＴＱ２に該トランジスタＱ２をターン
オンさせるべき開閉信号電圧ｅＧ（この例では“Ｈ”の
信号）を与えると、そのドレインＤ・ソース８間電圧Ｖ
ＤＳが急峻に下降することによってベース電流ＩＢＩを
急峻に立上がらせ、ＢＰＴＱＩ、従って複合トランジス
タＱｌ、Ｑ２を急速にターンオンさせることができる。 なおこの場合ツェナダイオードＺＤＩはオフ（無通電）
状態にある。 他方複合トランジスタＱｌ、Ｑ２をターンオフさせる場
合には、ＦＥＴＱ２に該トランジスタＱ２をターンオフ
させるべき（“Ｌ”の）開閉信号電圧ａＧを与えると、
ＦＥＴＱ２のドレイン・ソース間電圧ＶＤＳが急峻に高
まり、自身に流れるコレクタ電流ＩＣを遮断する。この
瞬間ＢＰＴＱＩのベース・エミッタを流れていたコレク
タ電流ＩＣはツェナダイオードＺＤＩに転流する。この
ようにしてＢＰＴＱＩのベース部の蓄積キャリアは急速
に放出されるので、該トランジスタＱ１．従って複合ト
ランジスタ・Ｑｌ、Ｑ２は急速にターンオフし、コレク
タ電流ＩＣを遮断することができる。 なおここで前記の転流路にツェナダイオードＺＤＩを用
いた理由は、ＦＥＴＱ２のターンオフ時、すなわちコレ
クタ電流！、Ｃの前記の転流の際には、ＦＥＴＱ２のド
レイン・ソース間電圧ＶＤＳをターンオフ可能な限界電
圧（スイッチング阻止電圧ＢＶＤＳ）以下に保ち、他方
複合トランジスタＱｌ。 Ｑ２がオンしている場合には、ベース電源ＥＢからＢＰ
ＴＱＩのベースＢ側に供給されるベース電流ＩＢＩがツ
ェナダイオードＺＤＩに無駄に分流することを阻止し、
有効にベース電流となるようにするためである。 しかしながら第２図の回路においては、ＦＥＴＱ２がタ
ーンオフし、ＢＰＴＱＩのベース蓄積キャリアがツェナ
ダイオードＺＤＩを通じて消滅する時、ＺＤＩのアバラ
ンシェ電圧が高いため、ＺＤｌの発熱が大きく、このツ
ェナダイオードＺＤ１にはこの発熱に耐える高価なもの
を使用しなければならないという問題点がある。
本発明は前記の問題点を除き、前記のツェナダイオード
ＺＤ１の部分の発熱を小さくし、この部分を安価な部品
で構成できる半導体装置を提供することを目的とする。
ＺＤ１の部分の発熱を小さくし、この部分を安価な部品
で構成できる半導体装置を提供することを目的とする。
本発明の要点は、第１の（バイポーラ）トランジスタの
エミッタと第２の（電界効果型又はバイポーラ）トラン
ジスタのドレイン（コレクタ）とを接続し、第１のトラ
ンジスタのベースと第２のトランジスタのソース（エミ
ッタ）との間に補助直流電源（ベース電源など）を接続
して第１のトランジスタにベース電流を供給し得るよう
にすると共に、 第２のトランジスタのゲート（ベース）とソース（エミ
ッタ）との間に開閉信号電圧を与え、第１のトランジス
タのコレクタ・エミッタと第２のトランジスタのドレイ
ン・ソース（コレクタ・エミッタ）との直列回路を介し
て、外部に供給される電流の開閉を行う（いわゆるカス
コード接続の）装置において、 第１のトランジスタのベースと第２のトランジスタのソ
ース （エミッタ）との間に、第１のトランジスタのベ
ース電流を分流し得る極性に第３の（バイポーラ又は電
界効果型）トランジスタのコレクタ・エミッタ（ドレイ
ン・ソース）を接続し、前記開閉信号電圧又は（第４の
補助のトランジスタなどを介して得た）該信号電圧に同
期する信号電圧を介して、第３のトランジスタのベース
（ゲート）を駆動し、第２のトランジスタをオンさせる
ときは、第３のトランジスタをオフさせ、第２のトラン
ジスタをオフさせるときは、第３のトランジスタをオン
させるようにした点にある。
エミッタと第２の（電界効果型又はバイポーラ）トラン
ジスタのドレイン（コレクタ）とを接続し、第１のトラ
ンジスタのベースと第２のトランジスタのソース（エミ
ッタ）との間に補助直流電源（ベース電源など）を接続
して第１のトランジスタにベース電流を供給し得るよう
にすると共に、 第２のトランジスタのゲート（ベース）とソース（エミ
ッタ）との間に開閉信号電圧を与え、第１のトランジス
タのコレクタ・エミッタと第２のトランジスタのドレイ
ン・ソース（コレクタ・エミッタ）との直列回路を介し
て、外部に供給される電流の開閉を行う（いわゆるカス
コード接続の）装置において、 第１のトランジスタのベースと第２のトランジスタのソ
ース （エミッタ）との間に、第１のトランジスタのベ
ース電流を分流し得る極性に第３の（バイポーラ又は電
界効果型）トランジスタのコレクタ・エミッタ（ドレイ
ン・ソース）を接続し、前記開閉信号電圧又は（第４の
補助のトランジスタなどを介して得た）該信号電圧に同
期する信号電圧を介して、第３のトランジスタのベース
（ゲート）を駆動し、第２のトランジスタをオンさせる
ときは、第３のトランジスタをオフさせ、第２のトラン
ジスタをオフさせるときは、第３のトランジスタをオン
させるようにした点にある。
以下第１図（Ａ） 、 （Ｂ）に基づいて本発明の詳細
な説明する。同図（Ａ） 、 （Ｂ）はそれぞれ本発明
装置の異なる実施例を示す回路図である。 第１図（Ａ）においては、第２図のツェナダイオードＺ
ＤＩに代わりＰＮＰ型の補助トランジスタＱ３が設けら
れ、そのエミッタＥはＢＰＴＱＩのベースＢに、同じく
コレクタＣはＦＥＴＱ２のソースＳに、また同じくベー
スＢはＦＥＴＱ２のゲートＧに接続されている。補助ト
ランジスタＱ３のベースＢは、ＦＥＴＱ２のゲートＧと
共に共通の開閉信号電圧ｅＧで駆動される。 この回路においては開閉信号電圧ｅＧが“Ｈ“のときに
はＦＥＴＱ２はオン、補助トランジスタＱ３は、そのエ
ミッタＥ・ベース８間の電圧がＯ又はこの間が逆バイア
スされて、オフとなり、ベース電流ＩＢＩは有効にＢＰ
ＴＱＩに与えられ、複合トランジスタＱｌ、Ｑ２は急速
にオン状態となる。 ただしこの例では信号電圧ｅＧのＨ”レベルは、少なく
ともベース電源ＥＢの電圧にほぼ等しい大きさを持つも
のとする。 次に信号電圧ｅＧが“Ｌ“になると、ＦＥＴＱ２はオフ
、補助トランジスタＱ３はオンとなり、ベース電流ＩＢ
Ｉは補助トランジスタＱ３のエミッタＥ・コレクタＣを
介して短絡分流せしめられ、同時にＢＰＴＱＩのベース
蓄積キャリアも該エミッタ・コレクタを介して消滅し、
複合トランジスタＱｌ。 Ｑ２は急速にオフ状態になる。 この場合補助トランジスタＱ３のオン時のコレクタ・エ
ミッタ電圧Ｖ ＣＥ （ｓａｔ）は前記ツェナダイオー
ドＺＤ１のアバランシェ電圧より充分小さく前記の発熱
も極めて小さいものとなる。 次に第１図（Ｂ）においては、同図（八）の単一のＰＮ
Ｐ型の補助トランジスタＱ３に代わり、２つのＮＰＮ型
の補助トランジスタＱ３Ａ、Ｑ４を用い同様な効果を得
るようにしたもので、トランジスタＱ３ＡのコレクタＣ
，エミッタＥがそれぞれＢＰＴＱＩのベースＢ、ＦＥＴ
Ｑ２のソースＳに接続されている。 他方補助トランジスタＱ４のエミッタＥは、ＦＥＴＱ２
のソースＳに接続されると共にそのコレクタＣには抵抗
Ｒ２を介して、ベース電源ＥＢからコレクタ電流が供給
され、−また該コレクタＣにはトランジスタＱ３Ａのベ
ースＢが接続されている。またトランジスタＱ４のベー
スＢはＦＥＴＱ２のゲートＧと共に開閉信号電圧ｅＧに
よって共通に駆動される。 この回路においては開閉信号電圧ｅＧが“Ｈ”（すなわ
ち複合トランジスタＱｌ、Ｑ２がオン）のときには、補
助トランジスタＱ４はオン、従って補助トランジスタＱ
３ＡはそのベースＢ、エミッタＥ間が短絡されるため、
オフとなってベース電流ＩＢＩがＢＰＴＱＩに供給され
、他方信号電圧ｅＧが“Ｌ” （すなわち複合トランジ
スタＱｌ。 Ｑ２がオフ）のときには、補助トランジスタＱ４はオフ
、従って補助トランジスタＱ３Ａは、そのベースＢに抵
抗Ｒ２を介してベース電源ＥＢからベース電流が供給さ
れるため、オンとなって、複合トランジスタＱｌ、Ｑ２
のベースＢ、ソースＳ間を短絡する。このようにして第
１図（Ｂ）の２つの補助トランジスタＱ３Ａ、Ｑ４は、
同図（Ａ）の１つの補助トランジスタＱ３と同等の動作
を行うことになる。 なお以上の実施例においてＦＥＴＱ２をバイポーラトラ
ンジスタとしても、また補助トランジスタＱ３゜Ｑ３Ａ
を電界効果型トランジスタとしても同様な動作を行わせ
ることができ、これらも本発明に包含される。
な説明する。同図（Ａ） 、 （Ｂ）はそれぞれ本発明
装置の異なる実施例を示す回路図である。 第１図（Ａ）においては、第２図のツェナダイオードＺ
ＤＩに代わりＰＮＰ型の補助トランジスタＱ３が設けら
れ、そのエミッタＥはＢＰＴＱＩのベースＢに、同じく
コレクタＣはＦＥＴＱ２のソースＳに、また同じくベー
スＢはＦＥＴＱ２のゲートＧに接続されている。補助ト
ランジスタＱ３のベースＢは、ＦＥＴＱ２のゲートＧと
共に共通の開閉信号電圧ｅＧで駆動される。 この回路においては開閉信号電圧ｅＧが“Ｈ“のときに
はＦＥＴＱ２はオン、補助トランジスタＱ３は、そのエ
ミッタＥ・ベース８間の電圧がＯ又はこの間が逆バイア
スされて、オフとなり、ベース電流ＩＢＩは有効にＢＰ
ＴＱＩに与えられ、複合トランジスタＱｌ、Ｑ２は急速
にオン状態となる。 ただしこの例では信号電圧ｅＧのＨ”レベルは、少なく
ともベース電源ＥＢの電圧にほぼ等しい大きさを持つも
のとする。 次に信号電圧ｅＧが“Ｌ“になると、ＦＥＴＱ２はオフ
、補助トランジスタＱ３はオンとなり、ベース電流ＩＢ
Ｉは補助トランジスタＱ３のエミッタＥ・コレクタＣを
介して短絡分流せしめられ、同時にＢＰＴＱＩのベース
蓄積キャリアも該エミッタ・コレクタを介して消滅し、
複合トランジスタＱｌ。 Ｑ２は急速にオフ状態になる。 この場合補助トランジスタＱ３のオン時のコレクタ・エ
ミッタ電圧Ｖ ＣＥ （ｓａｔ）は前記ツェナダイオー
ドＺＤ１のアバランシェ電圧より充分小さく前記の発熱
も極めて小さいものとなる。 次に第１図（Ｂ）においては、同図（八）の単一のＰＮ
Ｐ型の補助トランジスタＱ３に代わり、２つのＮＰＮ型
の補助トランジスタＱ３Ａ、Ｑ４を用い同様な効果を得
るようにしたもので、トランジスタＱ３ＡのコレクタＣ
，エミッタＥがそれぞれＢＰＴＱＩのベースＢ、ＦＥＴ
Ｑ２のソースＳに接続されている。 他方補助トランジスタＱ４のエミッタＥは、ＦＥＴＱ２
のソースＳに接続されると共にそのコレクタＣには抵抗
Ｒ２を介して、ベース電源ＥＢからコレクタ電流が供給
され、−また該コレクタＣにはトランジスタＱ３Ａのベ
ースＢが接続されている。またトランジスタＱ４のベー
スＢはＦＥＴＱ２のゲートＧと共に開閉信号電圧ｅＧに
よって共通に駆動される。 この回路においては開閉信号電圧ｅＧが“Ｈ”（すなわ
ち複合トランジスタＱｌ、Ｑ２がオン）のときには、補
助トランジスタＱ４はオン、従って補助トランジスタＱ
３ＡはそのベースＢ、エミッタＥ間が短絡されるため、
オフとなってベース電流ＩＢＩがＢＰＴＱＩに供給され
、他方信号電圧ｅＧが“Ｌ” （すなわち複合トランジ
スタＱｌ。 Ｑ２がオフ）のときには、補助トランジスタＱ４はオフ
、従って補助トランジスタＱ３Ａは、そのベースＢに抵
抗Ｒ２を介してベース電源ＥＢからベース電流が供給さ
れるため、オンとなって、複合トランジスタＱｌ、Ｑ２
のベースＢ、ソースＳ間を短絡する。このようにして第
１図（Ｂ）の２つの補助トランジスタＱ３Ａ、Ｑ４は、
同図（Ａ）の１つの補助トランジスタＱ３と同等の動作
を行うことになる。 なお以上の実施例においてＦＥＴＱ２をバイポーラトラ
ンジスタとしても、また補助トランジスタＱ３゜Ｑ３Ａ
を電界効果型トランジスタとしても同様な動作を行わせ
ることができ、これらも本発明に包含される。
以上の説明から明らかなように本発明によれば、第１の
バイポーラトランジスタのエミッタと第２の電界効果型
又はバイポーラトランジスタのドレイン（コレクタ）と
を結合しつつ、カスコード接続してなる半導体装置にお
いて、 第１のトランジスタのベースと第２のトランジスタのソ
ース（エミッタ）との間に、従来のツェナダイオードに
代わり、第１のトランジスタのベース電流を分流し得る
極性に、第３のバイポーラ又は電界効果型トランジスタ
のコレクタ・エミッタ（ドレイン・ソース）を接続し、
第２のトランジスタのゲート（ベース）を駆動する信号
電圧または該信月電圧に同期する信号電圧を介して、第
３のトランジスタのベース（ゲート）を駆動し、第２の
トランジスタをオンさせるときは、第３のトランジスタ
をオフさせ、第２のトランジスタをオフさせるときは、
第３のトランジスタをオンさせるようにしたので、次の
ような効果を得ることができる。 ■簡単な回路構成で、従来のツェナダイオードに相当す
る部分で発生していた大きなスイッチングロスを小さく
することができる。 ■ターンオフ時のＢ ＰＴＱ １のベース電位が、従来
のツェナダイオードの時より小さくなるため複合トラン
ジスタとしてのスイッチング速度を速くすることができ
る。
バイポーラトランジスタのエミッタと第２の電界効果型
又はバイポーラトランジスタのドレイン（コレクタ）と
を結合しつつ、カスコード接続してなる半導体装置にお
いて、 第１のトランジスタのベースと第２のトランジスタのソ
ース（エミッタ）との間に、従来のツェナダイオードに
代わり、第１のトランジスタのベース電流を分流し得る
極性に、第３のバイポーラ又は電界効果型トランジスタ
のコレクタ・エミッタ（ドレイン・ソース）を接続し、
第２のトランジスタのゲート（ベース）を駆動する信号
電圧または該信月電圧に同期する信号電圧を介して、第
３のトランジスタのベース（ゲート）を駆動し、第２の
トランジスタをオンさせるときは、第３のトランジスタ
をオフさせ、第２のトランジスタをオフさせるときは、
第３のトランジスタをオンさせるようにしたので、次の
ような効果を得ることができる。 ■簡単な回路構成で、従来のツェナダイオードに相当す
る部分で発生していた大きなスイッチングロスを小さく
することができる。 ■ターンオフ時のＢ ＰＴＱ １のベース電位が、従来
のツェナダイオードの時より小さくなるため複合トラン
ジスタとしてのスイッチング速度を速くすることができ
る。
第１図（＾）、（Ｂ）は本発明装置のそれぞれ異なる実
施例としての回路図、第２図は従来装置の回路例を示す
図で、第１図に対応するものである。 Ｑ１＋バイポーラトランジスタ（ＢＰＴ）、Ｑ２＋電界
効果トランジスタ（ＦＥＴ）、Ｑ３．Ｑ３Ａ、Ｑ４ ＋
補助トランジスタ、ｅＧ：開閉信号電圧。 ！）゛理ス寿ｄ上 山 口 月 第２図 矛１図
施例としての回路図、第２図は従来装置の回路例を示す
図で、第１図に対応するものである。 Ｑ１＋バイポーラトランジスタ（ＢＰＴ）、Ｑ２＋電界
効果トランジスタ（ＦＥＴ）、Ｑ３．Ｑ３Ａ、Ｑ４ ＋
補助トランジスタ、ｅＧ：開閉信号電圧。 ！）゛理ス寿ｄ上 山 口 月 第２図 矛１図
Claims (1)
- 【特許請求の範囲】 １）第１のトランジスタのエミッタと第２のトランジス
タのドレイン（コレクタ）とを接続し、第１のトランジ
スタのベースと第２のトランジスタのソース（エミッタ
）との間に補助直流電源を接続して第１のトランジスタ
にベース電流を供給し得るようにすると共に、 第２のトランジスタのゲート（ベース）とソース（エミ
ッタ）との間に開閉信号電圧を与え、第１のトランジス
タのコレクタ・エミッタと第２のトランジスタのドレイ
ン・ソース（コレクタ・エミッタ）との直列回路を介し
て、外部に供給される電流の開閉を行う装置において、 第１のトランジスタのベースと第２のトランジスタのソ
ース（エミッタ）との間に、第１のトランジスタのベー
ス電流を分流し得る極性に第３のトランジスタのコレク
タ・エミッタ（ドレイン・ソース）を接続し、前記開閉
信号電圧又は該信号電圧に同期する信号電圧を介して、
第３のトランジスタのベース（ゲート）を駆動し、第２
のトランジスタをオンさせるときは、第３のトランジス
タをオフさせ、第２のトランジスタをオフさせるときは
、第３のトランジスタをオンさせるようにしたことを特
徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131296A JPS61288617A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置 |
| EP86304598A EP0207672A1 (en) | 1985-06-17 | 1986-06-16 | Switching device |
| US06/875,336 US4746814A (en) | 1985-06-17 | 1986-06-17 | Semiconductor device for conducting primary current upon receipt of a control signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131296A JPS61288617A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61288617A true JPS61288617A (ja) | 1986-12-18 |
Family
ID=15054648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60131296A Pending JPS61288617A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4746814A (ja) |
| EP (1) | EP0207672A1 (ja) |
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