JPS61290735A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61290735A JPS61290735A JP13339185A JP13339185A JPS61290735A JP S61290735 A JPS61290735 A JP S61290735A JP 13339185 A JP13339185 A JP 13339185A JP 13339185 A JP13339185 A JP 13339185A JP S61290735 A JPS61290735 A JP S61290735A
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- Japan
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- buried
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 238000000926 separation method Methods 0.000 abstract description 7
- 238000002955 isolation Methods 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
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- 239000011574 phosphorus Substances 0.000 description 1
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は半導体集積回路(IC)に用(・られる埋込層
の改良に関する。
の改良に関する。
(ロ)従来の技術
埋込層は例えば特開昭59−189665号公報第6図
に示されているように、ICの寄生効果を防止する手段
として良く用いられて(・る。
に示されているように、ICの寄生効果を防止する手段
として良く用いられて(・る。
第3図はこのような埋込層を備えたNPN)ランジスタ
を示し、P型半導体基板fil上に形成したN型エピタ
キシャル層(2)−と、基板(1)とエピタキシャル層
(2)との間に選択的(設けられたN 型埋込層(3)
と、この埋込層(3)を囲むよ5にエピタキシャル層(
2)を貫通したP 型の分離領域(4)と、分離領域(
4)により島状に分離された島領域(5)と、島領域(
5)表面に形成したP型のベース領域(6)と、ペース
領域(6)表面に形成したN 型のエミッタ領域(力と
、N+型のコレクタコンタクト領域(8)と、エピタキ
シャル層(2)表面を被覆する酸化膜(9)と、この酸
化膜(9)の電極孔を介して各領域とオーミック接触す
る電極住〔とで構成されている。
を示し、P型半導体基板fil上に形成したN型エピタ
キシャル層(2)−と、基板(1)とエピタキシャル層
(2)との間に選択的(設けられたN 型埋込層(3)
と、この埋込層(3)を囲むよ5にエピタキシャル層(
2)を貫通したP 型の分離領域(4)と、分離領域(
4)により島状に分離された島領域(5)と、島領域(
5)表面に形成したP型のベース領域(6)と、ペース
領域(6)表面に形成したN 型のエミッタ領域(力と
、N+型のコレクタコンタクト領域(8)と、エピタキ
シャル層(2)表面を被覆する酸化膜(9)と、この酸
化膜(9)の電極孔を介して各領域とオーミック接触す
る電極住〔とで構成されている。
斯る構造の埋込層(3)は、基板(1)にあらかじめN
型不純物をドープしておいてからエピタキシャル層(2
)を形成し、後の分離領域(4)拡散工程により、先に
ドープしたN型不純物を上下方向に拡散させて形成する
。従って埋込層(3)内における濃度プロファイルは基
板(1)表面部(図示破線部)が最も高くなり、埋込層
(3)底部又は善ピタキシャル層(2)と接する上面部
が最も低くなる。そして斯上した構造における分離耐圧
は、その接合が他の接合より高い不純物濃度領域どうし
の接合(なるので、基板(1)と埋込層(3)との接合
により決まっていた。
型不純物をドープしておいてからエピタキシャル層(2
)を形成し、後の分離領域(4)拡散工程により、先に
ドープしたN型不純物を上下方向に拡散させて形成する
。従って埋込層(3)内における濃度プロファイルは基
板(1)表面部(図示破線部)が最も高くなり、埋込層
(3)底部又は善ピタキシャル層(2)と接する上面部
が最も低くなる。そして斯上した構造における分離耐圧
は、その接合が他の接合より高い不純物濃度領域どうし
の接合(なるので、基板(1)と埋込層(3)との接合
により決まっていた。
(ハ)発明が解決しようとする問題点
しかしながら、前記した如く埋込層(17内おいては図
示点線部が最も高濃度になるので、分離耐圧は埋込層(
3)側面の基板(1)表面部(図示A部)で決められて
しまい、埋込層(3)自身の不純物濃度を下げても高い
分離耐圧が得られないという欠点があった。
示点線部が最も高濃度になるので、分離耐圧は埋込層(
3)側面の基板(1)表面部(図示A部)で決められて
しまい、埋込層(3)自身の不純物濃度を下げても高い
分離耐圧が得られないという欠点があった。
(ロ)問題点を解決するだめの手段
本発明は斯上した欠点に鑑みてなされ、分離耐圧を向上
した半導体集積回路装置を得ることを目的とし、第1の
埋込層0階の側面を覆う様に、第1の埋込層αJより低
不純物濃度の第2の埋込層α4)を設けたことを特徴と
する。
した半導体集積回路装置を得ることを目的とし、第1の
埋込層0階の側面を覆う様に、第1の埋込層αJより低
不純物濃度の第2の埋込層α4)を設けたことを特徴と
する。
(ホ) 作用
本発明によれば、分離耐圧を決める接合の中で最も耐圧
の低い部分に第1の埋込層αJより低不純物濃度の第2
の埋込層(14)を設けているので、この部分では空乏
層が広がりやすくなり、その幅が広がった分だけ耐圧が
向上する。
の低い部分に第1の埋込層αJより低不純物濃度の第2
の埋込層(14)を設けているので、この部分では空乏
層が広がりやすくなり、その幅が広がった分だけ耐圧が
向上する。
(へ)実施例
以下本発明を図面を参照しながら詳細に説明する。
第1図は本発明による埋込層を用いたNPN)ランジス
タを示し、P型半導体基板(IJ上に形成したN型エピ
タキシャル層(2)と、基板(1)とエピタキシャル層
(2)との間に埋込まれたN 型の第1の埋込層0と、
第1の埋込層03の側面を覆う様に設けたN−mの第2
の埋込層Iと、第1及び第2の埋込層Q3H14)を囲
む様にエピタキシャル層(2)を貫通し+ − たP 型分離領域(4)と、分離領域(4)により島状
に分離された島領域(5)と、島領域(5)表面に形成
したFWのベース領域(6)と、ベース領域(6)表面
に形成したNuのへエミッタ領域(力と、N のコレク
タコンタクト領域(8)と、エピタキシャル層(2)表
面を被覆する酸化膜(9)と、酸化膜(9)の電極孔を
介して各領域とオーミック接触する電極αCとで構成さ
れている。
タを示し、P型半導体基板(IJ上に形成したN型エピ
タキシャル層(2)と、基板(1)とエピタキシャル層
(2)との間に埋込まれたN 型の第1の埋込層0と、
第1の埋込層03の側面を覆う様に設けたN−mの第2
の埋込層Iと、第1及び第2の埋込層Q3H14)を囲
む様にエピタキシャル層(2)を貫通し+ − たP 型分離領域(4)と、分離領域(4)により島状
に分離された島領域(5)と、島領域(5)表面に形成
したFWのベース領域(6)と、ベース領域(6)表面
に形成したNuのへエミッタ領域(力と、N のコレク
タコンタクト領域(8)と、エピタキシャル層(2)表
面を被覆する酸化膜(9)と、酸化膜(9)の電極孔を
介して各領域とオーミック接触する電極αCとで構成さ
れている。
本発明の最も特徴とする点は、第1の埋込層α3の側面
に第2の埋込層Iを設°けた点にある。すなわち、従来
最も耐圧が低かった部分に第1の埋込層0階より低不純
物濃度の第2の埋込層α荀を設けているので、この部分
では空乏層が広がりやすくなり、幅が広がった分だけ耐
圧が向上する。従ってこの構造によれば、分離耐圧は第
1の埋込層(13側面部では決まらず、図示破線部より
も不純物濃度が低い第1の埋込層α段底部と基板(1)
との接合により決まるので、従来より高い分離耐圧を得
ることができる。
に第2の埋込層Iを設°けた点にある。すなわち、従来
最も耐圧が低かった部分に第1の埋込層0階より低不純
物濃度の第2の埋込層α荀を設けているので、この部分
では空乏層が広がりやすくなり、幅が広がった分だけ耐
圧が向上する。従ってこの構造によれば、分離耐圧は第
1の埋込層(13側面部では決まらず、図示破線部より
も不純物濃度が低い第1の埋込層α段底部と基板(1)
との接合により決まるので、従来より高い分離耐圧を得
ることができる。
以下本発明の製造方法の一例を第2図(イ)〜に)を用
いて説明する。先ず第2図(イ)に示す如く、P型基板
(1)表面の第1の埋込層6国となるべき領域に酸化膜
(9)をススクとしてN型否純物、例えばリン■をドー
プしてN 型ドープ領域四を形成する。次に第2図(ロ
)K示す如く、酸化膜(9)を第1の埋込層0より太き
(開口し、N型不純物を例えばイオン注入法によりドー
プしてN″″型ドープ領域αeを形成する。続いて第2
図(ハ)に示す如く、周知の気相成長法によりエピタキ
シャル層(2)を形成する。さらに第2図に)に示す如
く、選択拡散法を用いてP型不純物、例えばボロン■を
拡散してP 型分離領域(4)を形成する。そしてこの
時の熱拡散により、先に形成していたN 型ドープ領域
(151及びN−型ドープ領域αQが最も上下方向く拡
散され、第1及び第2の埋込層α3α荀が形成される。
いて説明する。先ず第2図(イ)に示す如く、P型基板
(1)表面の第1の埋込層6国となるべき領域に酸化膜
(9)をススクとしてN型否純物、例えばリン■をドー
プしてN 型ドープ領域四を形成する。次に第2図(ロ
)K示す如く、酸化膜(9)を第1の埋込層0より太き
(開口し、N型不純物を例えばイオン注入法によりドー
プしてN″″型ドープ領域αeを形成する。続いて第2
図(ハ)に示す如く、周知の気相成長法によりエピタキ
シャル層(2)を形成する。さらに第2図に)に示す如
く、選択拡散法を用いてP型不純物、例えばボロン■を
拡散してP 型分離領域(4)を形成する。そしてこの
時の熱拡散により、先に形成していたN 型ドープ領域
(151及びN−型ドープ領域αQが最も上下方向く拡
散され、第1及び第2の埋込層α3α荀が形成される。
第2の埋込層α供ま第1の埋込層αJより低不純物濃度
であるため、拡散速度の違いから第1の埋込層αJより
拡散深さが浅くなる。そうして島領域(5)表面にベー
ス領域(6)、エミッタ領域(力及びコレクタコンタク
ト領域(8)を選択拡散し、各領域上に電極αωを配設
して完了する。
であるため、拡散速度の違いから第1の埋込層αJより
拡散深さが浅くなる。そうして島領域(5)表面にベー
ス領域(6)、エミッタ領域(力及びコレクタコンタク
ト領域(8)を選択拡散し、各領域上に電極αωを配設
して完了する。
尚、上記実施例では第2の埋込層α荀をN型領域としで
あるが、P型領域で構成しても実施可能である。
あるが、P型領域で構成しても実施可能である。
(ト)発明の詳細
な説明した如く、本発明によれば従来最も耐圧が低かっ
た部分に第2の埋込層(14)を設けているので、従来
より高い分離耐圧が得られるという利点を有する。また
高い分離耐圧が得られるので、高耐圧を要とする半導体
集積回路が容易に設計できるという利点を有する。
た部分に第2の埋込層(14)を設けているので、従来
より高い分離耐圧が得られるという利点を有する。また
高い分離耐圧が得られるので、高耐圧を要とする半導体
集積回路が容易に設計できるという利点を有する。
第1図は本発明を説明するための断面図、第2図(イ)
乃至第2図に)はその製造方法を説明するための断面図
、第3図は従来例を説明するための断面図である。 主な図番の説明 (1)は半導体基板、(2)はエピタキシャル層、(1
暗ま第1の埋込層、α倍家第2の埋込層、α9はN+凰
ドープ領域、αeはN−型ドープ領域である。 出願人 三洋電機株式会社 外1名 代理人 弁理士 佐 野 靜 夫 第1図 第2図(イ) it) 1’:l I
II)第2図(パ)2 第3図
乃至第2図に)はその製造方法を説明するための断面図
、第3図は従来例を説明するための断面図である。 主な図番の説明 (1)は半導体基板、(2)はエピタキシャル層、(1
暗ま第1の埋込層、α倍家第2の埋込層、α9はN+凰
ドープ領域、αeはN−型ドープ領域である。 出願人 三洋電機株式会社 外1名 代理人 弁理士 佐 野 靜 夫 第1図 第2図(イ) it) 1’:l I
II)第2図(パ)2 第3図
Claims (1)
- (1)一導電型半導体基板上に形成した逆導伝型のエピ
タキシャル層と前記基板と前記エピタキシャル層との間
に埋込まれた高濃度逆導電型の第1の埋込層を具備する
半導体集積回路装置において、前記第1の埋込層の側面
を覆う様に設けた前記第1の埋込層より低不純物濃度の
第2の埋込層を具備したことを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60133391A JPH0834244B2 (ja) | 1985-06-19 | 1985-06-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60133391A JPH0834244B2 (ja) | 1985-06-19 | 1985-06-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61290735A true JPS61290735A (ja) | 1986-12-20 |
| JPH0834244B2 JPH0834244B2 (ja) | 1996-03-29 |
Family
ID=15103645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60133391A Expired - Lifetime JPH0834244B2 (ja) | 1985-06-19 | 1985-06-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834244B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0723295A1 (en) * | 1988-04-27 | 1996-07-24 | Kabushiki Kaisha Toshiba | BICMOS semiconductor device with buried layer |
| US5696004A (en) * | 1993-06-02 | 1997-12-09 | Nissan Motor Co., Ltd. | Method of producing semiconductor device with a buried layer |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50113476A (ja) * | 1974-02-18 | 1975-09-05 | ||
| JPS50143476A (ja) * | 1974-05-08 | 1975-11-18 | ||
| JPS61208235A (ja) * | 1985-03-13 | 1986-09-16 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-06-19 JP JP60133391A patent/JPH0834244B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50113476A (ja) * | 1974-02-18 | 1975-09-05 | ||
| JPS50143476A (ja) * | 1974-05-08 | 1975-11-18 | ||
| JPS61208235A (ja) * | 1985-03-13 | 1986-09-16 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0723295A1 (en) * | 1988-04-27 | 1996-07-24 | Kabushiki Kaisha Toshiba | BICMOS semiconductor device with buried layer |
| US5696004A (en) * | 1993-06-02 | 1997-12-09 | Nissan Motor Co., Ltd. | Method of producing semiconductor device with a buried layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834244B2 (ja) | 1996-03-29 |
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