JPH10172980A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10172980A JPH10172980A JP8352947A JP35294796A JPH10172980A JP H10172980 A JPH10172980 A JP H10172980A JP 8352947 A JP8352947 A JP 8352947A JP 35294796 A JP35294796 A JP 35294796A JP H10172980 A JPH10172980 A JP H10172980A
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Abstract
(57)【要約】
【課題】 埋め込み層を有する半導体素子にＦＬＲ（フ
ィールド・リミッティング・リング）１５を設けても十
分に耐圧を向上させることができなかった。 【解決手段】 埋め込み層１４を中央の第１の領域１４
ａとこれを囲む第２の領域１４ｂとで構成する。半導体
基板８の表面と第２の領域１４ｂとの間隔を半導体基板
８の表面と第１の領域１４ａとの間隔よりも大きくす
る。第１の領域１４ａの上にトランジスタのＰＮ接合を
配置する。第２の領域１４ｂの上にＦＬＲ領域１５を配
置する。
ィールド・リミッティング・リング）１５を設けても十
分に耐圧を向上させることができなかった。 【解決手段】 埋め込み層１４を中央の第１の領域１４
ａとこれを囲む第２の領域１４ｂとで構成する。半導体
基板８の表面と第２の領域１４ｂとの間隔を半導体基板
８の表面と第１の領域１４ａとの間隔よりも大きくす
る。第１の領域１４ａの上にトランジスタのＰＮ接合を
配置する。第２の領域１４ｂの上にＦＬＲ領域１５を配
置する。
Description
【０００１】
【産業上の利用分野】本発明は、埋め込み層を有する半
導体装置及びその製造方法に関する。
導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来の埋め込み層を有するプレーナ構造
のトランジスタは、図１に示すようにＰ形半導体基板領
域１、Ｎ+ 形埋め込み層２、Ｎ+ 形コレクタ取り出し領
域３、Ｎ形エピタキシャル層から成るコレクタ領域４、
Ｐ形ベース領域５、Ｎ+ 形エミッタ領域６及びＰ形分離
拡散領域７を有する。これ等を含むシリコン半導体基板
８の表面には絶縁膜９が設けられ、この絶縁膜９の開口
にコレクタ電極１０、ベース電極１１、エミッタ電極１
２が設けられている。コレクタ電極１０はＮ+ 形コレク
タ取り出し領域３に、ベース電極１１はＰ形ベース領域
５に、エミッタ電極１２はＮ+ 形エミッタ領域６にそれ
ぞれ低抵抗接触している。図１の半導体装置には、更に
他の素子例えばＭＯＳＦＥＴ等も形成されており、これ
等とトランジスタとは分離拡散領域７によって電気的に
分離されている。
のトランジスタは、図１に示すようにＰ形半導体基板領
域１、Ｎ+ 形埋め込み層２、Ｎ+ 形コレクタ取り出し領
域３、Ｎ形エピタキシャル層から成るコレクタ領域４、
Ｐ形ベース領域５、Ｎ+ 形エミッタ領域６及びＰ形分離
拡散領域７を有する。これ等を含むシリコン半導体基板
８の表面には絶縁膜９が設けられ、この絶縁膜９の開口
にコレクタ電極１０、ベース電極１１、エミッタ電極１
２が設けられている。コレクタ電極１０はＮ+ 形コレク
タ取り出し領域３に、ベース電極１１はＰ形ベース領域
５に、エミッタ電極１２はＮ+ 形エミッタ領域６にそれ
ぞれ低抵抗接触している。図１の半導体装置には、更に
他の素子例えばＭＯＳＦＥＴ等も形成されており、これ
等とトランジスタとは分離拡散領域７によって電気的に
分離されている。
【０００３】
【発明が解決しようとする課題】ところで、図１のよう
なトランジスタにおいて、Ｎ形コレクタ領域４とＰ形ベ
ース領域５との界面に形成されるＰＮ接合１３の耐圧を
向上するためには、例えばＰ形ベース領域５の外周を包
囲するようにこれと同じＰ形半導体領域から成るフィー
ルド・リミッティング・リング即ちＦＬＲ（Field Lim
iting Ring ）領域を形成することが考えられる。この
ＦＬＲは、ガードリングとも呼ばれ、プレーナ構造の耐
圧向上に寄与する。しかし、単にＦＬＲを形成しても十
分な耐圧向上は得られない。この理由はＦＬＲ領域から
延びる空乏層がＮ形埋め込み層２に到達（リーチスル
ー）し、空乏層の延びが制限され、空乏層による電界緩
和効果が十分に発揮されないためである。なお、Ｎ形埋
め込み層２をＰ形ベース領域５から十分に離間させれ
ば、リーチスルーは防止されるが、トランジスタの動作
抵抗即ちオン抵抗が増加して望ましくない。
なトランジスタにおいて、Ｎ形コレクタ領域４とＰ形ベ
ース領域５との界面に形成されるＰＮ接合１３の耐圧を
向上するためには、例えばＰ形ベース領域５の外周を包
囲するようにこれと同じＰ形半導体領域から成るフィー
ルド・リミッティング・リング即ちＦＬＲ（Field Lim
iting Ring ）領域を形成することが考えられる。この
ＦＬＲは、ガードリングとも呼ばれ、プレーナ構造の耐
圧向上に寄与する。しかし、単にＦＬＲを形成しても十
分な耐圧向上は得られない。この理由はＦＬＲ領域から
延びる空乏層がＮ形埋め込み層２に到達（リーチスル
ー）し、空乏層の延びが制限され、空乏層による電界緩
和効果が十分に発揮されないためである。なお、Ｎ形埋
め込み層２をＰ形ベース領域５から十分に離間させれ
ば、リーチスルーは防止されるが、トランジスタの動作
抵抗即ちオン抵抗が増加して望ましくない。
【０００４】そこで、本発明の目的は、耐圧向上を図る
ことができる半導体装置及びその製造方法を提供するこ
とにある。
ことができる半導体装置及びその製造方法を提供するこ
とにある。
【０００５】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための装置の発明は、少なくとも１つの
ＰＮ接合を含む主領域と、この主領域を囲むように形成
されたフィールド・リミッティング・リング領域と、埋
め込み層とを備えた半導体装置において、前記埋め込み
層が第１の領域と第２の領域とを有し、前記第１の領域
は前記主領域の下方に配置され、前記第２の領域は前記
フィールド・リミッティング・リング領域の下方に配置
され、半導体基板の前記主領域及び前記フィールド・リ
ミッティング・リング領域が形成されている側の表面と
前記第２の領域との間隔が前記表面と前記第１の領域の
間隔よりも大きく設定されていることを特徴とする半導
体装置に係わるものである。また、方法の発明は、半導
体基板の第１の所定領域に第１の不純物を拡散して第１
の不純物拡散領域を形成する工程と、前記第１の所定領
域とこの周辺領域とを含む第２の所定領域に前記第１の
不純物よりも拡散速度の遅い第２の不純物を前記第１の
不純物拡散領域よりも浅く拡散させて第２の不純物拡散
領域を形成する工程と、前記第１及び第２の不純物拡散
領域が形成された半導体基板の表面上にエピタキシャル
成長法によって半導体エピタキシャル層を形成し、同時
に前記第１及び第２の不純物拡散領域の不純物をアウト
ディフュージョンさせることによって前記半導体エピタ
キシャル層の表面に対して第１の距離を有する第１の領
域と前記半導体エピタキシャル層の表面に対して前記第
１の距離よりも長い第２の距離を有する第２の領域とを
備えた埋め込み層を得る工程と、前記半導体エピタキシ
ャル層の前記第１の領域の上の部分に少なくとも１つの
ＰＮ接合を含む半導体素子を形成し、前記半導体エピタ
キシャル層の前記第２の領域の上の部分にフィールド・
リミッティング・リング領域を形成する工程とを備えて
いることを特徴とする半導体装置の製造方法に係わるも
のである。
目的を達成するための装置の発明は、少なくとも１つの
ＰＮ接合を含む主領域と、この主領域を囲むように形成
されたフィールド・リミッティング・リング領域と、埋
め込み層とを備えた半導体装置において、前記埋め込み
層が第１の領域と第２の領域とを有し、前記第１の領域
は前記主領域の下方に配置され、前記第２の領域は前記
フィールド・リミッティング・リング領域の下方に配置
され、半導体基板の前記主領域及び前記フィールド・リ
ミッティング・リング領域が形成されている側の表面と
前記第２の領域との間隔が前記表面と前記第１の領域の
間隔よりも大きく設定されていることを特徴とする半導
体装置に係わるものである。また、方法の発明は、半導
体基板の第１の所定領域に第１の不純物を拡散して第１
の不純物拡散領域を形成する工程と、前記第１の所定領
域とこの周辺領域とを含む第２の所定領域に前記第１の
不純物よりも拡散速度の遅い第２の不純物を前記第１の
不純物拡散領域よりも浅く拡散させて第２の不純物拡散
領域を形成する工程と、前記第１及び第２の不純物拡散
領域が形成された半導体基板の表面上にエピタキシャル
成長法によって半導体エピタキシャル層を形成し、同時
に前記第１及び第２の不純物拡散領域の不純物をアウト
ディフュージョンさせることによって前記半導体エピタ
キシャル層の表面に対して第１の距離を有する第１の領
域と前記半導体エピタキシャル層の表面に対して前記第
１の距離よりも長い第２の距離を有する第２の領域とを
備えた埋め込み層を得る工程と、前記半導体エピタキシ
ャル層の前記第１の領域の上の部分に少なくとも１つの
ＰＮ接合を含む半導体素子を形成し、前記半導体エピタ
キシャル層の前記第２の領域の上の部分にフィールド・
リミッティング・リング領域を形成する工程とを備えて
いることを特徴とする半導体装置の製造方法に係わるも
のである。
【０００６】
【発明の作用及び効果】各請求項の発明によれば、埋め
込み層の第１の領域と基板表面との距離よりも第２の領
域と基板表面との距離を長くしたので、埋め込み層の効
果を維持してフィールド・リミッティング・リング領域
に基づくリーチスルーを防止することができる。請求項
２の発明によれば、埋め込み層の第１及び第２の領域を
容易に形成することができる。
込み層の第１の領域と基板表面との距離よりも第２の領
域と基板表面との距離を長くしたので、埋め込み層の効
果を維持してフィールド・リミッティング・リング領域
に基づくリーチスルーを防止することができる。請求項
２の発明によれば、埋め込み層の第１及び第２の領域を
容易に形成することができる。
【０００７】
【実施例】次に、図２〜図５を参照して本発明の実施例
に係わる半導体装置及びその製造方法を説明する。図２
に示す本実施例の半導体装置（集積回路）は図１と同様
にプレーナ構造のトランジスタを含む。このトランジス
タは、Ｐ形半導体基板領域１、Ｎ+ 形埋め込み層１４、
Ｎ+ 形コレクタ取り出し領域３、Ｎ形エピタキシャル層
から成るコレクタ領域４、Ｐ形ベース領域５、Ｎ+ 形エ
ミッタ領域６、Ｐ形分離拡散領域７及びＰ形のＦＬＲ
（フィールド・リミッティング・リング）領域１５を有
する。これ等を含むシリコン半導体基板８の表面には絶
縁膜９が設けられ、この絶縁膜９の開口にコレクタ電極
１０、ベース電極１１、エミッタ電極１２が設けられて
いる。コレクタ電極１０はＮ+ 形コレクタ取り出し領域
３に、ベース領域１１はＰ形ベース領域５に、エミッタ
電極１２はＮ+ 形エミッタ領域６にそれぞれ低抵抗接触
している。図２の半導体装置には、更に他の素子例えば
ＭＯＳＦＥＴ等も形成されており、これらとトランジス
タとは分離拡散領域７によって電気的に分離されてい
る。
に係わる半導体装置及びその製造方法を説明する。図２
に示す本実施例の半導体装置（集積回路）は図１と同様
にプレーナ構造のトランジスタを含む。このトランジス
タは、Ｐ形半導体基板領域１、Ｎ+ 形埋め込み層１４、
Ｎ+ 形コレクタ取り出し領域３、Ｎ形エピタキシャル層
から成るコレクタ領域４、Ｐ形ベース領域５、Ｎ+ 形エ
ミッタ領域６、Ｐ形分離拡散領域７及びＰ形のＦＬＲ
（フィールド・リミッティング・リング）領域１５を有
する。これ等を含むシリコン半導体基板８の表面には絶
縁膜９が設けられ、この絶縁膜９の開口にコレクタ電極
１０、ベース電極１１、エミッタ電極１２が設けられて
いる。コレクタ電極１０はＮ+ 形コレクタ取り出し領域
３に、ベース領域１１はＰ形ベース領域５に、エミッタ
電極１２はＮ+ 形エミッタ領域６にそれぞれ低抵抗接触
している。図２の半導体装置には、更に他の素子例えば
ＭＯＳＦＥＴ等も形成されており、これらとトランジス
タとは分離拡散領域７によって電気的に分離されてい
る。
【０００８】Ｐ形ＦＬＲ領域１５はベース領域５を平面
的に見て環状に囲むように形成されている。また、コレ
クタ取り出し領域３はＦＬＲ領域１５を平面的に見て環
状に囲むように形成されている。
的に見て環状に囲むように形成されている。また、コレ
クタ取り出し領域３はＦＬＲ領域１５を平面的に見て環
状に囲むように形成されている。
【０００９】埋め込み層１４はトランジスタの主領域の
下方に設けられた第１の領域１４ａとこの外周側に設け
られた第２の領域１４ｂとから成る。埋め込み層１４の
第１の領域１４ａは平面的に見て主領域としてのＰ形ベ
ース領域５にほぼ重なるように即ちＰ形ベース領域５の
外周縁の真下にその外周縁が位置するように形成されて
いる。第１の領域１４ａの厚みは約１７μｍであり、そ
の不純物濃度は約１×１０19ｃｍ-3である。埋め込み層
１４の第２の領域１４ｂは、第１の領域１４ａの外周を
包囲するように平面環状形状に形成されており、ＦＬＲ
領域１５の真下を横切って第１の領域１４ａとコレクタ
取り出し領域３との間に配置され、これらに連接してい
る。第２の領域１４ｂの厚みは約１３μｍであり、不純
物濃度は約１×１０18ｃｍ-3である。
下方に設けられた第１の領域１４ａとこの外周側に設け
られた第２の領域１４ｂとから成る。埋め込み層１４の
第１の領域１４ａは平面的に見て主領域としてのＰ形ベ
ース領域５にほぼ重なるように即ちＰ形ベース領域５の
外周縁の真下にその外周縁が位置するように形成されて
いる。第１の領域１４ａの厚みは約１７μｍであり、そ
の不純物濃度は約１×１０19ｃｍ-3である。埋め込み層
１４の第２の領域１４ｂは、第１の領域１４ａの外周を
包囲するように平面環状形状に形成されており、ＦＬＲ
領域１５の真下を横切って第１の領域１４ａとコレクタ
取り出し領域３との間に配置され、これらに連接してい
る。第２の領域１４ｂの厚みは約１３μｍであり、不純
物濃度は約１×１０18ｃｍ-3である。
【００１０】埋め込み層１４の第１の領域１４ａと第２
の領域１４ｂとの間にはこれ等の厚みの相違に基づく段
差が生じている。第１の領域１４ａは第２の領域１４ｂ
よりも厚く形成されているので、半導体基板８の表面と
第１の領域１４ａの間隔は半導体基板８の表面と第２の
領域１４ｂとの間隔よりも小さい。このため、第２の領
域１４ｂはＦＬＲ領域１５から遠くなり、ＦＬＲ領域１
５と埋め込み層１４との最短距離が従来よりも長くな
り、ＰＮ接合１３の耐圧が向上する。即ち、Ｐ形ベース
領域５とＮ形コレクタ領域４との界面に形成されるＰＮ
接合１３を逆バイアスする方向の電圧が印加されると、
ＰＮ接合１３から空乏層が広がる。この空乏層は、Ｐ形
半導体領域５に比べてＮ形コレクタ領域４の方が不純物
濃度が低いため、主としてＮ形コレクタ領域４側に広が
る。また、この印加電圧が増大すると、ＦＬＲ領域１５
とＮ形コレクタ領域４との界面に形成されるＰＮ接合１
６からも空乏層が広がる。しかし、ＦＬＲ領域１５の下
方の埋め込み層１４の第２の領域１４ｂは、第１の領域
１４ａよりもその上面が下方に偏位しているため、ＦＬ
Ｒ領域１５から下側に延びる空乏層が埋め込み層１４に
到達し難い。従って、半導体基板８の表面における空乏
層の広がりが制限されず、高耐圧化が良好に達成され
る。また、Ｐ形ベース領域５の下方には、それとの間隔
が従来例と同じになるように第１の領域１４ａが形成さ
れているので、トランジスタのＯＮ抵抗は図１のトラン
ジスタと同様に十分低いレベルに維持される。
の領域１４ｂとの間にはこれ等の厚みの相違に基づく段
差が生じている。第１の領域１４ａは第２の領域１４ｂ
よりも厚く形成されているので、半導体基板８の表面と
第１の領域１４ａの間隔は半導体基板８の表面と第２の
領域１４ｂとの間隔よりも小さい。このため、第２の領
域１４ｂはＦＬＲ領域１５から遠くなり、ＦＬＲ領域１
５と埋め込み層１４との最短距離が従来よりも長くな
り、ＰＮ接合１３の耐圧が向上する。即ち、Ｐ形ベース
領域５とＮ形コレクタ領域４との界面に形成されるＰＮ
接合１３を逆バイアスする方向の電圧が印加されると、
ＰＮ接合１３から空乏層が広がる。この空乏層は、Ｐ形
半導体領域５に比べてＮ形コレクタ領域４の方が不純物
濃度が低いため、主としてＮ形コレクタ領域４側に広が
る。また、この印加電圧が増大すると、ＦＬＲ領域１５
とＮ形コレクタ領域４との界面に形成されるＰＮ接合１
６からも空乏層が広がる。しかし、ＦＬＲ領域１５の下
方の埋め込み層１４の第２の領域１４ｂは、第１の領域
１４ａよりもその上面が下方に偏位しているため、ＦＬ
Ｒ領域１５から下側に延びる空乏層が埋め込み層１４に
到達し難い。従って、半導体基板８の表面における空乏
層の広がりが制限されず、高耐圧化が良好に達成され
る。また、Ｐ形ベース領域５の下方には、それとの間隔
が従来例と同じになるように第１の領域１４ａが形成さ
れているので、トランジスタのＯＮ抵抗は図１のトラン
ジスタと同様に十分低いレベルに維持される。
【００１１】次に、図３〜図５を参照して図２の半導体
装置の製造方法を説明する。まず、図３に示すようにエ
ピタキシャル成長のためのＰ形シリコン半導体基板２１
を用意し、第１の領域１４ａに対応させた開口２４を有
する酸化膜マスク２３を形成し、開口２４を通してＮ形
不純物であるリン（第１の不純物）をＰ形基板２１内に
拡散して第１の不純物拡散領域としてのＮ+ 形のリン拡
散領域２４を形成する。リンは拡散係数（速度）が比較
的大きいために短時間に比較的深く拡散される。
装置の製造方法を説明する。まず、図３に示すようにエ
ピタキシャル成長のためのＰ形シリコン半導体基板２１
を用意し、第１の領域１４ａに対応させた開口２４を有
する酸化膜マスク２３を形成し、開口２４を通してＮ形
不純物であるリン（第１の不純物）をＰ形基板２１内に
拡散して第１の不純物拡散領域としてのＮ+ 形のリン拡
散領域２４を形成する。リンは拡散係数（速度）が比較
的大きいために短時間に比較的深く拡散される。
【００１２】次に、図４に示すように図１の埋め込み層
１４の第１及び第２の領域１４ａ、１４ｂの両方にほぼ
対応する開口２５を有する酸化膜マスク２６を基板２１
の表面に形成し、この開口２５を通してＮ形不純物であ
るアンチモン（第２の不純物）を拡散する。アンチモン
はリンに比べて拡散係数（速度）が小さいため、浅い拡
散層を得るために好適であり、この拡散によって図３の
リン拡散領域２４よりも浅い第２の不純物拡散領域とし
てのアンチモン拡散領域２７が得られる。この実施例で
はアンチモンが図３のリン拡散領域２４に重なるように
拡散されているので、この拡散が終了した後には図４に
示すように中央部分にリン拡散領域２４ａとリンとアン
チモンとの両方の拡散領域２４ｂとが生じる。そして、
リン拡散領域２４ａはアンチモンのみの拡散領域２７よ
りも下方に突出する。
１４の第１及び第２の領域１４ａ、１４ｂの両方にほぼ
対応する開口２５を有する酸化膜マスク２６を基板２１
の表面に形成し、この開口２５を通してＮ形不純物であ
るアンチモン（第２の不純物）を拡散する。アンチモン
はリンに比べて拡散係数（速度）が小さいため、浅い拡
散層を得るために好適であり、この拡散によって図３の
リン拡散領域２４よりも浅い第２の不純物拡散領域とし
てのアンチモン拡散領域２７が得られる。この実施例で
はアンチモンが図３のリン拡散領域２４に重なるように
拡散されているので、この拡散が終了した後には図４に
示すように中央部分にリン拡散領域２４ａとリンとアン
チモンとの両方の拡散領域２４ｂとが生じる。そして、
リン拡散領域２４ａはアンチモンのみの拡散領域２７よ
りも下方に突出する。
【００１３】次に、分離領域７を得るためのＰ形拡散領
域を設けた後に、図５に示すようにＰ形基板２１の上に
周知のエピタキシャル成長方法によってＮ形エピタキシ
ャル層２８を形成する。このエピタキシャル成長工程の
加熱によって図４に示した各拡散領域２４ａ、２４ｂ、
２７の不純物のアウトディフュージョンが上方及び下方
の両方に生じ、図４の各拡散領域２４ａ、２４ｂ、２７
に基づいて図５に示す第１及び第２の領域１４ａ、１４
ｂを有する埋め込み層１４が得られる。また、分離拡散
領域７ａも得られる。図５の埋め込み層１４は図２で同
一符号で示す埋め込み層１４と同一のものである。図２
及び図５の第１の領域１４ａは、リンとアンチモンとの
両方が拡散された領域と実質的にリンのみが拡散された
領域との組み合せから成り、実質的にアンチモンのみが
拡散された領域から成る第２の領域１４ｂよりも平均不
純物濃度が高い。なお、エピタキシャル成長時に基板２
１からリン及びアンチモンが蒸発し、エピタキシャル層
２８に混入されるが、この量は領域１４ａ、１４ｂにお
けるこれ等の量に比べて少ないので、図５ではこれを無
視して説明した。
域を設けた後に、図５に示すようにＰ形基板２１の上に
周知のエピタキシャル成長方法によってＮ形エピタキシ
ャル層２８を形成する。このエピタキシャル成長工程の
加熱によって図４に示した各拡散領域２４ａ、２４ｂ、
２７の不純物のアウトディフュージョンが上方及び下方
の両方に生じ、図４の各拡散領域２４ａ、２４ｂ、２７
に基づいて図５に示す第１及び第２の領域１４ａ、１４
ｂを有する埋め込み層１４が得られる。また、分離拡散
領域７ａも得られる。図５の埋め込み層１４は図２で同
一符号で示す埋め込み層１４と同一のものである。図２
及び図５の第１の領域１４ａは、リンとアンチモンとの
両方が拡散された領域と実質的にリンのみが拡散された
領域との組み合せから成り、実質的にアンチモンのみが
拡散された領域から成る第２の領域１４ｂよりも平均不
純物濃度が高い。なお、エピタキシャル成長時に基板２
１からリン及びアンチモンが蒸発し、エピタキシャル層
２８に混入されるが、この量は領域１４ａ、１４ｂにお
けるこれ等の量に比べて少ないので、図５ではこれを無
視して説明した。
【００１４】次に、図５のエピタキシャル層２８に、図
２に示すＮ+ 形コレクタ取り出し領域３、Ｐ形ベース領
域５、Ｎ+ 形エミッタ領域６、及び分離領域７を周知の
選択拡散技術で形成し、半導体装置を完成させる。
２に示すＮ+ 形コレクタ取り出し領域３、Ｐ形ベース領
域５、Ｎ+ 形エミッタ領域６、及び分離領域７を周知の
選択拡散技術で形成し、半導体装置を完成させる。
【００１５】図３〜図５に示す方法で埋め込み層１４の
第１及び第２の領域１４ａ、１４ｂを形成すると、リン
とアンチモンの拡散速度の差を利用して第１及び第２の
領域１４ａ、１４ｂの段差を容易に得ることができる。
また、第１の領域１４ａの不純物濃度を高めてオン抵抗
の低減を図ることができる。
第１及び第２の領域１４ａ、１４ｂを形成すると、リン
とアンチモンの拡散速度の差を利用して第１及び第２の
領域１４ａ、１４ｂの段差を容易に得ることができる。
また、第１の領域１４ａの不純物濃度を高めてオン抵抗
の低減を図ることができる。
【００１６】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） ＦＬＲ領域１５からの空乏層が埋め込み層１４
に到達し難くなっていることから、ＦＬＲ領域１５の不
純物濃度をＰ形ベース領域５の不純物濃度よりも低くし
てもよい。このようにすることによって、ＰＮ接合のカ
バーチャが緩和され、この部分の電界集中が良好に緩和
され耐圧が十分に向上する。 （２） 図２には１つのエミッタ領域６を有するトラン
ジスタが原理的に示されているが、多数のエミッタ領域
を設けるか又はメッシュ状にエミッタ領域を設けて電力
用トランジスタとすることができる。また、埋め込み層
１４の第１の領域１４ａの上の主領域には、バイポーラ
トランジスタに限ることなく、ＭＯＳトランジスタ、ダ
イオード、サイリスタ等の他の半導体素子を設けること
ができる。 （３） 図４においてアンチモンをリン拡散領域２４に
は拡散させないで、第２の領域１４ｂに対応する部分の
みに拡散させることができる。 （４） Ｎ形コレクタ領域４をＰ形半導体領域とし、Ｅ
ＬＲ領域１５をＮ形半導体領域とすることができる。ま
た、図２の全部の半導体領域の導電形を反対の導電形に
することができる。
く、例えば次の変形が可能なものである。 （１） ＦＬＲ領域１５からの空乏層が埋め込み層１４
に到達し難くなっていることから、ＦＬＲ領域１５の不
純物濃度をＰ形ベース領域５の不純物濃度よりも低くし
てもよい。このようにすることによって、ＰＮ接合のカ
バーチャが緩和され、この部分の電界集中が良好に緩和
され耐圧が十分に向上する。 （２） 図２には１つのエミッタ領域６を有するトラン
ジスタが原理的に示されているが、多数のエミッタ領域
を設けるか又はメッシュ状にエミッタ領域を設けて電力
用トランジスタとすることができる。また、埋め込み層
１４の第１の領域１４ａの上の主領域には、バイポーラ
トランジスタに限ることなく、ＭＯＳトランジスタ、ダ
イオード、サイリスタ等の他の半導体素子を設けること
ができる。 （３） 図４においてアンチモンをリン拡散領域２４に
は拡散させないで、第２の領域１４ｂに対応する部分の
みに拡散させることができる。 （４） Ｎ形コレクタ領域４をＰ形半導体領域とし、Ｅ
ＬＲ領域１５をＮ形半導体領域とすることができる。ま
た、図２の全部の半導体領域の導電形を反対の導電形に
することができる。
【図１】従来の半導体装置を示す断面図である。
【図２】本発明の実施例に従う半導体装置を示す断面図
である。
である。
【図３】図２の半導体装置の製造工程の１つを示す断面
図である。
図である。
【図４】図３の基板にアンチモンを拡散した状態を示す
断面図である。
断面図である。
【図５】図４の基板にエピタキシャル層を形成して埋め
込み層を得た状態を示す断面図である。
込み層を得た状態を示す断面図である。
５ ベース領域 １４ 埋め込み層 １４ａ 第１の領域 １４ｂ 第２の領域 １５ ＦＬＲ領域
Claims (2)
- 【請求項１】 少なくとも１つのＰＮ接合を含む主領域
と、この主領域を囲むように形成されたフィールド・リ
ミッティング・リング領域と、埋め込み層とを備えた半
導体装置において、前記埋め込み層が第１の領域と第２
の領域とを有し、前記第１の領域は前記主領域の下方に
配置され、前記第２の領域は前記フィールド・リミッテ
ィング・リング領域の下方に配置され、半導体基板の前
記主領域及び前記フィールド・リミッティング・リング
領域が形成されている側の表面と前記第２の領域との間
隔が前記表面と前記第１の領域の間隔よりも大きく設定
されていることを特徴とする半導体装置。 - 【請求項２】 半導体基板の第１の所定領域に第１の不
純物を拡散して第１の不純物拡散領域を形成する工程
と、 前記第１の所定領域とこの周辺領域とを含む第２の所定
領域に前記第１の不純物よりも拡散速度の遅い第２の不
純物を前記第１の不純物拡散領域よりも浅く拡散させて
第２の不純物拡散領域を形成する工程と、 前記第１及び第２の不純物拡散領域が形成された半導体
基板の表面上にエピタキシャル成長法によって半導体エ
ピタキシャル層を形成し、同時に前記第１及び第２の不
純物拡散領域の不純物をアウトディフュージョンさせる
ことによって前記半導体エピタキシャル層の表面に対し
て第１の距離を有する第１の領域と前記半導体エピタキ
シャル層の表面に対して前記第１の距離よりも長い第２
の距離を有する第２の領域とを備えた埋め込み層を得る
工程と、 前記半導体エピタキシャル層の前記第１の領域の上の部
分に少なくとも１つのＰＮ接合を含む半導体素子を形成
し、前記半導体エピタキシャル層の前記第２の領域の上
の部分にフィールド・リミッティング・リング領域を形
成する工程とを備えていることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8352947A JPH10172980A (ja) | 1996-12-13 | 1996-12-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8352947A JPH10172980A (ja) | 1996-12-13 | 1996-12-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10172980A true JPH10172980A (ja) | 1998-06-26 |
Family
ID=18427548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8352947A Pending JPH10172980A (ja) | 1996-12-13 | 1996-12-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10172980A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009004762A (ja) * | 2007-05-18 | 2009-01-08 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2013509730A (ja) * | 2009-11-02 | 2013-03-14 | アナログ デバイシス， インコーポレイテッド | バイポーラトランジスタ |
-
1996
- 1996-12-13 JP JP8352947A patent/JPH10172980A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009004762A (ja) * | 2007-05-18 | 2009-01-08 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2013509730A (ja) * | 2009-11-02 | 2013-03-14 | アナログ デバイシス， インコーポレイテッド | バイポーラトランジスタ |
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