JPS6129150B2 - - Google Patents
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- Publication number
- JPS6129150B2 JPS6129150B2 JP55039408A JP3940880A JPS6129150B2 JP S6129150 B2 JPS6129150 B2 JP S6129150B2 JP 55039408 A JP55039408 A JP 55039408A JP 3940880 A JP3940880 A JP 3940880A JP S6129150 B2 JPS6129150 B2 JP S6129150B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- terminal
- collector
- epitaxial layer
- load resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/617—Combinations of vertical BJTs and only diodes
Landscapes
- Static Random-Access Memory (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明はバイポーラトランジスタを集積した
半導体記憶装置に関する。
半導体記憶装置に関する。
近年、半導体集積回路の高密度化、高速化は目
ざましいものがあり、特にMOS集積回路の集積
度向上の進展は顕著である。バイポーラ集積回路
の場合、素子分離をしなければならないこと、抵
抗素子を必要とすること、コレクタのシリーズ抵
抗を下げるため深い埋込み層を形成しなければな
らず、従つて横方向のマージンを大きくとらなけ
ればならないこと、等の理由でMOS集積回路に
比べると集積度の点で劣つているのが実情であ
る。またバイポーラ集積回路では、抵抗素子とし
て通常拡散層が用いられるが、これにpn接合容
量が付随すること、コレクタ埋込み層を設けるこ
とによりコレクタに付随する容量が増大するこ
と、等が高速動作を妨げる大きな原因となつてい
る。
ざましいものがあり、特にMOS集積回路の集積
度向上の進展は顕著である。バイポーラ集積回路
の場合、素子分離をしなければならないこと、抵
抗素子を必要とすること、コレクタのシリーズ抵
抗を下げるため深い埋込み層を形成しなければな
らず、従つて横方向のマージンを大きくとらなけ
ればならないこと、等の理由でMOS集積回路に
比べると集積度の点で劣つているのが実情であ
る。またバイポーラ集積回路では、抵抗素子とし
て通常拡散層が用いられるが、これにpn接合容
量が付随すること、コレクタ埋込み層を設けるこ
とによりコレクタに付随する容量が増大するこ
と、等が高速動作を妨げる大きな原因となつてい
る。
ところで半導体記憶装置のメモリセルとして使
用されるバイポーラ形のフリツプフロツプの基本
的構成は、一方のコレクタを他方のベースに接続
する如くコレクタ、ベースが交差結合された一対
のトランジスタおよびこのトランジスタのコレク
タにそれぞれ接続された負荷抵抗からなつている
が、上記したようにMOS形素子と異なり、各ト
ランジスタおよび抵抗をそれぞれ分離形成しなけ
ればならない。さらに動作の高速化を計るために
は、メモリセルからの読み出し電流を大きくしな
ければならないのであるが、このときフリツプフ
ロツプが深く飽和するのを防止するために、負荷
抵抗として非線型な抵抗が必要である。一方、フ
リツプフロツプ内にたくわえられるデータは、一
対のトランジスタのオン、オフ動作により生じる
負荷抵抗における電圧降下の形で保持されること
は周知のとおりであり、このフリツプフロツプを
深い飽和状態にさせないためには、すくなくとも
負荷抵抗における降下電圧は0.4V以下にするこ
とが好ましい。また、フリツプフロツプにたくわ
えられているデータの破壊を防ぐためには、デー
タ保持時の負荷抵抗における降下電圧としては
0.1V〜0.2V程度が必要とされている。このよう
に負荷として抵抗のみを使用する限りにおいて
は、読み出し電流は保持電流の数倍しか取り出す
ことができない。そのために従来では動作の高速
化を計るために、負荷抵抗に並列にシヨツトキー
ダイオードを接続して、選択時に大きな読み出し
電流を得ている。ところがメモリセル内にシヨツ
トキーダイオードを設けると占有面積が増加する
ため、素子の集積度が低下し、ひいては製造価格
の上昇につながることになる。したがつてメモリ
セルのレイアウト構成を十分に考える必要があ
る。
用されるバイポーラ形のフリツプフロツプの基本
的構成は、一方のコレクタを他方のベースに接続
する如くコレクタ、ベースが交差結合された一対
のトランジスタおよびこのトランジスタのコレク
タにそれぞれ接続された負荷抵抗からなつている
が、上記したようにMOS形素子と異なり、各ト
ランジスタおよび抵抗をそれぞれ分離形成しなけ
ればならない。さらに動作の高速化を計るために
は、メモリセルからの読み出し電流を大きくしな
ければならないのであるが、このときフリツプフ
ロツプが深く飽和するのを防止するために、負荷
抵抗として非線型な抵抗が必要である。一方、フ
リツプフロツプ内にたくわえられるデータは、一
対のトランジスタのオン、オフ動作により生じる
負荷抵抗における電圧降下の形で保持されること
は周知のとおりであり、このフリツプフロツプを
深い飽和状態にさせないためには、すくなくとも
負荷抵抗における降下電圧は0.4V以下にするこ
とが好ましい。また、フリツプフロツプにたくわ
えられているデータの破壊を防ぐためには、デー
タ保持時の負荷抵抗における降下電圧としては
0.1V〜0.2V程度が必要とされている。このよう
に負荷として抵抗のみを使用する限りにおいて
は、読み出し電流は保持電流の数倍しか取り出す
ことができない。そのために従来では動作の高速
化を計るために、負荷抵抗に並列にシヨツトキー
ダイオードを接続して、選択時に大きな読み出し
電流を得ている。ところがメモリセル内にシヨツ
トキーダイオードを設けると占有面積が増加する
ため、素子の集積度が低下し、ひいては製造価格
の上昇につながることになる。したがつてメモリ
セルのレイアウト構成を十分に考える必要があ
る。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は高速動作が可能である
とともに集積した場合の占有面積を小さくするこ
とができる半導体記憶装置を提供することにあ
る。
たものであり、その目的は高速動作が可能である
とともに集積した場合の占有面積を小さくするこ
とができる半導体記憶装置を提供することにあ
る。
以下、図面を参照してこの発明の一実施例を説
明する。第１図はこの発明の半導体記憶装置の一
つのメモリセルを示す回路構成図である。図にお
いてＱ１，Ｑ２はそれぞれNPN型のトランジス
タである。上記各トランジスタＱ１，Ｑ２はそれ
ぞれそのベース層からベース端子Ｂが、エミツタ
層からエミツタ端子Ｅが取り出されている。さら
にそれぞれのコレクタ層からは比較的抵抗値の高
い抵抗ＲHを介して電源端子ＣPが、比較的抵抗値
の低い抵抗ＲLおよびシヨツトキー接合端子ＤSを
介してシヨツトキー接合端子Ｓが、および出力端
子ＣOがそれぞれ取り出されている。上記一方の
トランジスタＱ１のベース端子Ｂは他方のトラン
ジスタＱ２の出力端子ＣOに接続され、これと同
様にトランジスタＱ２のベース端子Ｂはトランジ
スタＱ１の出力端子ＣOに接続される。すなわ
ち、上記一対のトランジスタＱ１，Ｑ２において
そのベース端子Ｂと出力端子ＣOとが交差結合さ
れてフリツプフロツプを構成している。上記一対
のトランジスタＱ１，Ｑ２の電源端子ＣPは共通
接続され、さらにこの接続点は選択時に高レベル
に保持されるワード線W+に接続される。上記一
対のトランジスタＱ１，Ｑ２のエミツタ端子Ｅは
共通接続され、さらにこの接続点はカレントシン
クに接続されたもう一つのワード線W-に接続さ
れる。また上記一方のトランジスタＱ１のシヨツ
トキー接合端子Ｓは一方のビツト線Ｂ１に、他方
のトランジスタＱ２のシヨツトキー接合端子Ｓは
他方のビツト線Ｂ２にそれぞれ接続される。
明する。第１図はこの発明の半導体記憶装置の一
つのメモリセルを示す回路構成図である。図にお
いてＱ１，Ｑ２はそれぞれNPN型のトランジス
タである。上記各トランジスタＱ１，Ｑ２はそれ
ぞれそのベース層からベース端子Ｂが、エミツタ
層からエミツタ端子Ｅが取り出されている。さら
にそれぞれのコレクタ層からは比較的抵抗値の高
い抵抗ＲHを介して電源端子ＣPが、比較的抵抗値
の低い抵抗ＲLおよびシヨツトキー接合端子ＤSを
介してシヨツトキー接合端子Ｓが、および出力端
子ＣOがそれぞれ取り出されている。上記一方の
トランジスタＱ１のベース端子Ｂは他方のトラン
ジスタＱ２の出力端子ＣOに接続され、これと同
様にトランジスタＱ２のベース端子Ｂはトランジ
スタＱ１の出力端子ＣOに接続される。すなわ
ち、上記一対のトランジスタＱ１，Ｑ２において
そのベース端子Ｂと出力端子ＣOとが交差結合さ
れてフリツプフロツプを構成している。上記一対
のトランジスタＱ１，Ｑ２の電源端子ＣPは共通
接続され、さらにこの接続点は選択時に高レベル
に保持されるワード線W+に接続される。上記一
対のトランジスタＱ１，Ｑ２のエミツタ端子Ｅは
共通接続され、さらにこの接続点はカレントシン
クに接続されたもう一つのワード線W-に接続さ
れる。また上記一方のトランジスタＱ１のシヨツ
トキー接合端子Ｓは一方のビツト線Ｂ１に、他方
のトランジスタＱ２のシヨツトキー接合端子Ｓは
他方のビツト線Ｂ２にそれぞれ接続される。
第２図は上記メモリセルを集積した場合の平面
図であり、上記第１図と対応する箇所には同じ符
号を付してある。また図において縦方向に走る配
線は一層目のものであり、横方向の走る配線は二
層目のものである。
図であり、上記第１図と対応する箇所には同じ符
号を付してある。また図において縦方向に走る配
線は一層目のものであり、横方向の走る配線は二
層目のものである。
第３図は上記メモリセルを構成するトランジス
タＱ１あるいはＱ２の素子構造を示す断面図であ
る。この構造は、後に製造工程を詳述するが、
p-型Si基板１に局在化したn+型埋み込み層２お
よびp+型埋込層３を介してｎ型エピタキシヤル
層４を成長させ、酸化膜６１，６４とp+型埋込
み層３により素子分離を行ない。さらに拡散法を
利用してｎ型コレクタ層７１，７２，７３、ｐ型
ベース層１３，１４、n+型エミツタ層１６、n+
型コレクタコンタクト層１７，１８を形成し、さ
らにｎ型コレクタ層７１の表面に金属膜１９を設
けてシヨツトキー接合を形成して得られる。コレ
クタ層７１，７２は酸化膜６２で表面部は分離さ
れているが内部でp+型埋込み層２により接続さ
れている。そして上記金属膜１９からは前記シヨ
ツトキー接合端子Ｓが、n+型コレクタコンタク
ト層１７，１８からは前記出力端子ＣOおよび電
源端子ＣPが、n+型エミツタ層１６からは前記エ
ミツタ端子Ｅが、ｐ型ベース層１４からは前記ベ
ース端子Ｂがそれぞれ取り出される。また前記比
較的抵抗値の高い抵抗ＲHは、上記ｐ型ベース層
１３，１４下のｎ型エピタキシヤル層４によつて
得られ、前記比較的抵抗値の低い抵抗ＲLは、上
記p+型埋込み層２によつて得られる。
タＱ１あるいはＱ２の素子構造を示す断面図であ
る。この構造は、後に製造工程を詳述するが、
p-型Si基板１に局在化したn+型埋み込み層２お
よびp+型埋込層３を介してｎ型エピタキシヤル
層４を成長させ、酸化膜６１，６４とp+型埋込
み層３により素子分離を行ない。さらに拡散法を
利用してｎ型コレクタ層７１，７２，７３、ｐ型
ベース層１３，１４、n+型エミツタ層１６、n+
型コレクタコンタクト層１７，１８を形成し、さ
らにｎ型コレクタ層７１の表面に金属膜１９を設
けてシヨツトキー接合を形成して得られる。コレ
クタ層７１，７２は酸化膜６２で表面部は分離さ
れているが内部でp+型埋込み層２により接続さ
れている。そして上記金属膜１９からは前記シヨ
ツトキー接合端子Ｓが、n+型コレクタコンタク
ト層１７，１８からは前記出力端子ＣOおよび電
源端子ＣPが、n+型エミツタ層１６からは前記エ
ミツタ端子Ｅが、ｐ型ベース層１４からは前記ベ
ース端子Ｂがそれぞれ取り出される。また前記比
較的抵抗値の高い抵抗ＲHは、上記ｐ型ベース層
１３，１４下のｎ型エピタキシヤル層４によつて
得られ、前記比較的抵抗値の低い抵抗ＲLは、上
記p+型埋込み層２によつて得られる。
前記第１図のように構成されたメモリセルにお
いて、ビツト線Ｂ１，Ｂ２から選択電流ＩSが、
ワード線W+から保持電流ＩHがトランジスタＱ１
あるいはＱ２に流入する。いまビツト線Ｂ１から
の選択電流ＩSはトランジスタＱ１のシヨツトキ
ー接合端子Ｓ、シヨツトキー接合端子ＤS、抵抗
ＲLを介してベース層を通過した後、エミツタ端
子Ｅを介してワード線W-に流れ出る。一方ワー
ド線W+からの保持電流ＩHは電源端子ＣP、抵抗
ＲHを介してベース層を通過した後、エミツタ端
子Ｅを介してワード線W-に流れ出る。ここでシ
ヨツトキー接合端子ＤSの非線型特性のために、
ビツト線Ｂ１，Ｂ２が流入する選択電流ＩSは、
ワード線W+から流入する保持電流ＩHに比べて十
分大きな値とすることができる。すなわち、この
メモリセルは保持動作時と選択動作時とでは異な
つたインピーダンス状態となる。たとえば従来の
メモリセルでは保持電流、選択電流ともに負荷抵
抗を流れるために、その電流比は高々３倍程度し
かとれないことは周知であるが、この発明によれ
ば通常のトランジスタサイズ、不純物濃度で数10
倍の電流比を得ることができる。
いて、ビツト線Ｂ１，Ｂ２から選択電流ＩSが、
ワード線W+から保持電流ＩHがトランジスタＱ１
あるいはＱ２に流入する。いまビツト線Ｂ１から
の選択電流ＩSはトランジスタＱ１のシヨツトキ
ー接合端子Ｓ、シヨツトキー接合端子ＤS、抵抗
ＲLを介してベース層を通過した後、エミツタ端
子Ｅを介してワード線W-に流れ出る。一方ワー
ド線W+からの保持電流ＩHは電源端子ＣP、抵抗
ＲHを介してベース層を通過した後、エミツタ端
子Ｅを介してワード線W-に流れ出る。ここでシ
ヨツトキー接合端子ＤSの非線型特性のために、
ビツト線Ｂ１，Ｂ２が流入する選択電流ＩSは、
ワード線W+から流入する保持電流ＩHに比べて十
分大きな値とすることができる。すなわち、この
メモリセルは保持動作時と選択動作時とでは異な
つたインピーダンス状態となる。たとえば従来の
メモリセルでは保持電流、選択電流ともに負荷抵
抗を流れるために、その電流比は高々３倍程度し
かとれないことは周知であるが、この発明によれ
ば通常のトランジスタサイズ、不純物濃度で数10
倍の電流比を得ることができる。
このように上記実施例によれば、コレクタ層７
２内の分布抵抗をそのままコレクタに接続される
べき負荷抵抗として用いているため、従来のよう
にトランジスタとは分離された領域に抵抗素子を
形成する場合に比べて大幅に集積度が向上する。
また、従来のように抵抗素子に独立に形成した場
合の抵抗素子に付随する容量がなくなり、しかも
従来のようにコレクタ抵抗を下げるためにコレク
タ層の下に広い面積にわたつて埋込み層を設ける
必要はなく、図示するように埋込み層２は低抵抗
で端子を取出すためにだけ局在化させて設ければ
よいので、コレクタに付随する容量も小さくな
り、従つて高速動作が可能である。また新たにシ
ヨツトキー接合端子を設けたことにより、選択電
流すなわち読み出し電流は保持電流の数10倍取出
すことができるため、より高速に動作させること
が可能である。
２内の分布抵抗をそのままコレクタに接続される
べき負荷抵抗として用いているため、従来のよう
にトランジスタとは分離された領域に抵抗素子を
形成する場合に比べて大幅に集積度が向上する。
また、従来のように抵抗素子に独立に形成した場
合の抵抗素子に付随する容量がなくなり、しかも
従来のようにコレクタ抵抗を下げるためにコレク
タ層の下に広い面積にわたつて埋込み層を設ける
必要はなく、図示するように埋込み層２は低抵抗
で端子を取出すためにだけ局在化させて設ければ
よいので、コレクタに付随する容量も小さくな
り、従つて高速動作が可能である。また新たにシ
ヨツトキー接合端子を設けたことにより、選択電
流すなわち読み出し電流は保持電流の数10倍取出
すことができるため、より高速に動作させること
が可能である。
次に上記第３図に示すような構造を得る製造工
程を第４図ａ〜ｉを用いて詳細に説明する。ま
ず、p-型Si基板１に局部的にn+型埋込み層２と
p+型埋込み層３を介して約2.5μｍのｎ型エピタ
キシヤル層４を成長させるａ。この埋込み層２
は、たとえば基板に選択的にAsあるいはSbを拡
散し、その上にPH3をキヤリアガスに混合して
1050℃にてSiH4のガスの熱分解法でｎ型エピタ
キシヤル層４を成長させることで得られる。この
後、全面に3000Åのシリコン窒化膜５を堆積形成
するｂ。この後、上記窒化膜５を選択的にエツチ
ング除去し、露出したｎ型エピタキシヤル層４を
KOHとイソプロピルアルコールの混合液により
たとえば0.7μｍの深さエツチングするｃ。そし
て、ウエツトO2雰囲気中でたとえば1100℃、300
分の酸化を行ない、溝部をシリコン酸化膜６１，
６２，６３，６４で埋め、ｎ型コレクタ層７１，
７２，７３を形成し、続いて窒化膜５を除去して
改めて熱酸化によりシリコン酸化膜８を形成し、
ホトレジストマスク９をつけて内部ベース形成領
域にボロンイオンを90KeV、８×1013／cm2で注入
してボロンイオン注入層１０を形成するｄ。次い
でホトレジストマスク９を除去して改めてホトレ
ジストマスク１１を形成し、外部ベース形成領域
にボロンイオンを90KeV、１×1015／cm2で注入し
てボロンイオン層１２を形成するｅ。そして全体
を1000℃で20分熱処理してボロンイオン注入層１
０，１２からボロンを拡散させてｐ型内部ベース
層１３、p+型外部ベース層１４を形成するｆ。
この後、酸化膜８のエミツタ形成領域およびコレ
クタ端子取出し領域に開孔し、ｎ型不純物として
たとえばヒ素を含む多結晶シリコン膜１５を
CVD法により1000Å程堆積するｇ。そして、こ
の多結晶シリコン膜１５をパターニングし、窒素
雰囲気中で1000℃、20分の熱処理を行なつて、
n+型のエミツタ層１６、コレクタ端子取出し層
１７，１８を形成するｈ。そして最後に、ベース
コンタクト用開孔およびシヨツトキー接合用開孔
を設け、Alの蒸着、パターニングにより、エミ
ツタ端子電極１９１、ベース端子電極１９２、コ
レクタからの３つの外部端子電極すなわち電源端
子電極１９３、出力端子電極１９４、シヨツトキ
ー接合端子電極１９５を形成して完成するｉ。
程を第４図ａ〜ｉを用いて詳細に説明する。ま
ず、p-型Si基板１に局部的にn+型埋込み層２と
p+型埋込み層３を介して約2.5μｍのｎ型エピタ
キシヤル層４を成長させるａ。この埋込み層２
は、たとえば基板に選択的にAsあるいはSbを拡
散し、その上にPH3をキヤリアガスに混合して
1050℃にてSiH4のガスの熱分解法でｎ型エピタ
キシヤル層４を成長させることで得られる。この
後、全面に3000Åのシリコン窒化膜５を堆積形成
するｂ。この後、上記窒化膜５を選択的にエツチ
ング除去し、露出したｎ型エピタキシヤル層４を
KOHとイソプロピルアルコールの混合液により
たとえば0.7μｍの深さエツチングするｃ。そし
て、ウエツトO2雰囲気中でたとえば1100℃、300
分の酸化を行ない、溝部をシリコン酸化膜６１，
６２，６３，６４で埋め、ｎ型コレクタ層７１，
７２，７３を形成し、続いて窒化膜５を除去して
改めて熱酸化によりシリコン酸化膜８を形成し、
ホトレジストマスク９をつけて内部ベース形成領
域にボロンイオンを90KeV、８×1013／cm2で注入
してボロンイオン注入層１０を形成するｄ。次い
でホトレジストマスク９を除去して改めてホトレ
ジストマスク１１を形成し、外部ベース形成領域
にボロンイオンを90KeV、１×1015／cm2で注入し
てボロンイオン層１２を形成するｅ。そして全体
を1000℃で20分熱処理してボロンイオン注入層１
０，１２からボロンを拡散させてｐ型内部ベース
層１３、p+型外部ベース層１４を形成するｆ。
この後、酸化膜８のエミツタ形成領域およびコレ
クタ端子取出し領域に開孔し、ｎ型不純物として
たとえばヒ素を含む多結晶シリコン膜１５を
CVD法により1000Å程堆積するｇ。そして、こ
の多結晶シリコン膜１５をパターニングし、窒素
雰囲気中で1000℃、20分の熱処理を行なつて、
n+型のエミツタ層１６、コレクタ端子取出し層
１７，１８を形成するｈ。そして最後に、ベース
コンタクト用開孔およびシヨツトキー接合用開孔
を設け、Alの蒸着、パターニングにより、エミ
ツタ端子電極１９１、ベース端子電極１９２、コ
レクタからの３つの外部端子電極すなわち電源端
子電極１９３、出力端子電極１９４、シヨツトキ
ー接合端子電極１９５を形成して完成するｉ。
このように上記トランジスタＱ１あるいはＱ２
を製造する場合にも何ら特別な工程を必要としな
い。
を製造する場合にも何ら特別な工程を必要としな
い。
なおこの発明は上記実施例に限定されるもので
はなく、たとえば上記実施例ではメモリセルは一
対のNPN型のトランジスタによつて構成する場
合について説明したが、これはPNP型のトランジ
スタで構成するようにしても良い。
はなく、たとえば上記実施例ではメモリセルは一
対のNPN型のトランジスタによつて構成する場
合について説明したが、これはPNP型のトランジ
スタで構成するようにしても良い。
以上説明したようにこの発明によれば高速動作
が可能であるとともに集積した場合の占有面積を
小さくすることができる半導体記憶装置を提供す
ることができる。
が可能であるとともに集積した場合の占有面積を
小さくすることができる半導体記憶装置を提供す
ることができる。
第１図はこの発明の一実施例を示す回路構成
図、第２図は上記回路を集積した場合の平面図、
第３図はその一部の断面図、第４図ａ〜ｉはその
製造工程を示す断面図である。 Ｑ１……NPN型のトランジスタ、Ｑ２……
NPN型のトランジスタ、Ｂ……ベース端子、Ｅ
……エミツタ端子、ＣP……電源端子、ＣO……出
力端子、Ｓ……シヨツトキー接合端子、ＲH……
抵抗、ＲL……抵抗、ＤS……シヨツトキー接合素
子、W+……ワード線、W-……ワード線、Ｂ１…
…ビツト線、Ｂ２……ビツト線、１……p-型Si
基板、２……n+型埋込み層、７１，７２，７３
……ｎ型コレクタ層、１３……ｐ型内部ベース
層、１４……p+型外部ベース層、１６……エミ
ツタ層。
図、第２図は上記回路を集積した場合の平面図、
第３図はその一部の断面図、第４図ａ〜ｉはその
製造工程を示す断面図である。 Ｑ１……NPN型のトランジスタ、Ｑ２……
NPN型のトランジスタ、Ｂ……ベース端子、Ｅ
……エミツタ端子、ＣP……電源端子、ＣO……出
力端子、Ｓ……シヨツトキー接合端子、ＲH……
抵抗、ＲL……抵抗、ＤS……シヨツトキー接合素
子、W+……ワード線、W-……ワード線、Ｂ１…
…ビツト線、Ｂ２……ビツト線、１……p-型Si
基板、２……n+型埋込み層、７１，７２，７３
……ｎ型コレクタ層、１３……ｐ型内部ベース
層、１４……p+型外部ベース層、１６……エミ
ツタ層。
Claims (1)
- １ 第１及び第２のトランジスタのベース端子と
コレクタ端子をそれぞ交差結合し、これら第１、
第２トランジスタのコレクタ端子をそれぞれ高抵
抗の第１、第２の負荷抵抗を介して第１ワード線
に接続し、前記第１、第２トランジスタのエミツ
タ端子をそれぞれ第２ワード線に接続し、前記第
１トランジスタのコレクタ端子と第１ビツト線と
の間に低抵抗の第３の負荷抵抗および第１のシヨ
ツトキーダイオードを直列接続し、前記第２トラ
ンジスタのコレクタ端子と第２ビツト線との間に
低抵抗の第４の負荷抵抗および第２のシヨツトキ
ーダイオードを直列接続して形成され、前記第１
トランジスタ、第１負荷抵抗、第３負荷抵抗およ
び第１シヨツトキーダイオード、あるいは第２ト
ランジスタ、第２負荷抵抗、第４負荷抵抗および
第２シヨツトキーダイオードはそれぞれ、第１導
電形の半導体基板と、この基板上に形成されたコ
レクタ層としての第２導電形のエピタキシヤル層
と、このエピタキシヤル層の一部表面領域に形成
された第１導電形のベース層と、このベース層の
一部表面領域に形成された第２導電形のエミツタ
層と、前記半導体基板と前記エピタキシヤル層の
一端部近傍から側方に延在するように形成された
第２導電形の高不純物濃度埋込み層と、この埋込
み層の延在端部上の前記エピタキシヤル層の表面
上に形成された金属膜と、前記ベース層の他端部
から側方に離間した位置のエピタキシヤル層表面
に接続され且つ第１ワード線あるいは第２ワード
線に接続される電源端子と、前記ベース層及びエ
ミツタ層に夫々接続されたベース端子及びエミツ
タ端子と、前記埋込み層上のエピタキシヤル層表
面に接続されたコレクタ端子と、前記金属膜に接
続され且つ前記第１ビツト線あるいは第２ビツト
線に接続されたシヨツトキー接合端子とを備え、
前記エピタキシヤル層中、ベース層と電源端子と
の間に存在する部分を前記第１あるいは第２の負
荷抵抗とし、前記埋込み層の内部抵抗を前記第３
あるいは第４の負荷抵抗としたことを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3940880A JPS56135961A (en) | 1980-03-27 | 1980-03-27 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3940880A JPS56135961A (en) | 1980-03-27 | 1980-03-27 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56135961A JPS56135961A (en) | 1981-10-23 |
| JPS6129150B2 true JPS6129150B2 (ja) | 1986-07-04 |
Family
ID=12552158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3940880A Granted JPS56135961A (en) | 1980-03-27 | 1980-03-27 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56135961A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245809U (ja) * | 1988-09-27 | 1990-03-29 |
-
1980
- 1980-03-27 JP JP3940880A patent/JPS56135961A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245809U (ja) * | 1988-09-27 | 1990-03-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56135961A (en) | 1981-10-23 |
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