JPS6037621B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 この発明はバィポーラトランジスタを集積した半導体記
憶装置に関する。

近年、半導体集積回路の高密度化、高速化は目ざましい
ものがあり、特にＭＯＳ集積回路の集積向上の進展は顕
著である。

バイポーラ集積回路の場合、素子分離をしなければなら
ないこと、抵抗素子を必要とする・こと、コレクタのシ
リーズ抵抗を下げるため深い埋込み層を形成しなければ
ならず、従って横方向のマージンを大きくとらなければ
ならないこと、等の理由でＭＯＳ集積回路に比べると集
積度の点で劣っているのが実情である。またバィポーラ
集積回路では、抵抗素子として通常拡散層が用いられる
が、これにｐｎ接合容量が付随すること、コレク夕埋込
み層を設けることによりコレクタに付随する容量が増大
すること、等が高速動作を妨げる大きな原因となってい
る。ところで半導体記憶装置のメモリセルとして使用さ
れるバィポーラ形のフリップフロップの基本的構成は、
一方のコレクタを他方のベースに接続する如くコレクタ
、ベースが交差結合された一対のトランジスタおよびこ
のトランジスタのコレクタにそれぞれ接続された負荷抵
抗からなっているが、上記したようにＭＯＳ形素子と異
なり、各トランジスタおよび抵抗をそれぞれ分離形成し
なければならない。さらに動作の高速化を計るためには
、メモリセルからの読み出し電流を大きくしなければな
らないのであるが、このとき、フリツプフロップが深く
飽和するのを防止するために、負荷抵抗として非線型な
抵抗が必要である。一方、フリツプフロツブ内にたくわ
えられるデータは、一対のトランジスタのオソ、オフ動
作により生じる負荷抵抗における電圧降下の形で保持さ
れることは周知のとおりであり、このフリツプフロツプ
を深い飽和状態にさせないためには、すくなくとも負荷
抵抗における降下電圧は０．４Ｖ以下にすることが好ま
しい。また、フリツプフロツプにたくわえられているデ
ータの破壊を防ぐためには、データ保持時の負荷抵抗に
おける降下電圧と・しては０．１Ｖ〜０．２Ｖ程度が必
要とされている。このように負荷として抵抗のみを使用
する限りにおいては、読み出し電流は保持電流の数情し
か取り出すことができない。そのために従来では動作の
高速化を計るために、負荷抵抗に並列にショットキーダ
ィオードを接続して、選択時に大きな読み出し電流を得
ている。ところがメモリセル内にショットキーダィオー
ドを設けると占有面積が増加するため、素子の集積度が
低下し、ひいては製造価格の上昇につながることになる
。したがってメモリセルのレイアウト構成を十分に考え
る必要がある。この発明は上記のような事情を考慮して
なされたものであり、その目的は高速動作が可能である
とともに集積した場合の占有面積を４・さくすることが
できる半導体記憶装置を提供することにある。

以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明の半導体記憶装置の一つのメモリセル
を示す回路構成図である。図においてＱ１，Ｑ２はそれ
ぞれＮＰＮ型のトランジスタである。上記各トランジス
タＱ１，Ｑ２はそれぞれそのベース層からベース端子Ｂ
が、ェミツタ層からェミッタ端子Ｅが取り出されている
。さらにそれぞれのコレクタ層からは比較的抵抗値の高
い抵抗ＲＨを介して電源端子ＣＰが、比較的抵抗値の低
い抵抗Ｒしおよびショットキー接合素子Ｄｓを介してシ
ョットキー接合端子Ｓが、および出力端子Ｃｏがそれぞ
れ取り出されている。上記一万のトランジスタＱＩのベ
ース端子８は他方のトランジスタＱ２の出力端子Ｃｏに
接続され、これと同様にトランジスタＱ２のベース端子
ＢはトランジスタＱＩの出力端子Ｃｏに接続される。す
なわち、上記一対のトランジスタＱ１，Ｑ２においてそ
のベース端子Ｂと出力端子Ｃ。とが交差結合されてフリ
ップフロップを構成している。上記一方のトランジスタ
ＱＩの電源端子ＣＰは一方のビット線ＢＩに接続され、
さらにショットキー接合端子Ｓは他方のビット線Ｂ２に
接続される。上記他方のトランジスタＱ２の電源端子Ｃ
Ｐは上記ビット線Ｂ２に接続され、さらにショットキー
接合端子Ｓは上記ビット線ＢＩに接続される。また上記
一対のトランジスタのＱ１，Ｑ２のェミッタ端子８は共
通接続され、この接続点はカレントシンクに接続された
ワード線Ｗに接続される。第２図は上記〆モリセルを集
積した場合の平面図であり、上記第１図と対応する箇所
には同じ符号を付してある。

また図において縦方向に走る配線は一層目のものであり
、横方向に走る配線は二層目のものである。第３図は上
記〆モリセルを構成するトランジスタＱＩあるいはＱ２
の素子構造を示す断面図である。

この構造は、後に製造工程を詳述するが、ｐ‐型Ｓｉ基
板１に局在化したｎ＋型埋込み届２およびｐ＋型埋込層
３を介してｎ型ェピタキシヤル層４を成長させ、酸化膜
６，，６４とｒ型埋込み層３により素子分離を行ない、
さらに拡散法を利用してｎ型コレクタ層７，，７２，７
３、ｐ型ベース層１３，１４、ｎ１型ェミツタ層１６、
ｎ＋型コレクタコンタクト層１７，１８を形成し、さら
にｎ型コレクタ層７，の表面金属膜１９を設けてショッ
トキー接合を形成して得られる。コレクタ層７，，７２
は酸化膜６２ で表面部は分離されているが内部でｎ
十型埋込み層２により接続されている。そして上記金属
膜１９からは前記ショットキー接合端子Ｓが、ｎ＋型コ
レクタコンタクト層１７，１８からは前記出力端子Ｃｏ
および電源端子ＣＰが、ｎ＋型ェミツタ層１６からは前
記ェミッタ端子Ｅが、ｐ型ベース層１４からは前記ベー
ス端子Ｂがそれぞれ取り出される。また前記比較的抵抗
値の高い抵抗ＲＨは、上記ｐ型ベース層１３，１４下の
ｎ型ェピタキシヤル層４によって得られ、前記比較的抵
抗値の低い抵抗ＲＬは、上話ｎ十型埋込み層２によって
得られる。前記第１図のように構成されたメモリセルに
おいて、ビット線Ｂ１，Ｂ２から選択電流ｌｓおよび保
持電流ＩＨがトランジスタＱＩあるいはＱ２に流入する
。いまビット線ＢＩからの選択電流ｌｓはトランジスタ
Ｑ２のショットキー接合端子Ｓ、ショットキー接合素子
Ｄｓ、抵抗ＲＬを介してベース層を通過した後、ェミッ
タ端子Ｅを介してワード線Ｗに流れ出る。一方ビット線
Ｂ２からの保持電流ＩＨは電源端子ＣＰ、抵抗ＲＨを介
してベース層を通過した後、ェミツタ端子Ｅ．を介して
ワード線Ｗに流れ出る。ここでショットキー接合素子Ｄ
ｓの非線型特性のために、ビット線ＢＩから流入する選
択電流ｌｓは、ビット線Ｂ２から流入する保持電流ＩＨ
に比べて十分大きな値とすることができる。すなわちこ
のメモリセルは保持動作時と選択動作時とでは異なった
インピーダンス状態となる。たとえば従来のメモリセル
では保持電流、選択電流ともに負荷抵抗を流れるために
、その電流比はたかだか３倍程度しかとれないことは周
知のあるが、この発明によれば通常のトランジスタサイ
ズ、不純物濃度で数１び音の電流比を得ることできる。
ここでいま保持電流ＩＨの値を２４Ａ、選択電流ｌｓの
値をｌｍＡとし、抵抗ＲＨの値を１５０ｋＱとして、ビ
ット線Ｂ１，Ｂ２にはｎ個のメモリセルが接続されてい
るものとする。そして上記ｎ個のメモリセルに同一のデ
ータかたくわえられている場合には、一方のビット線に
高々ｎ×ＩＨＡＡの保持電流が流れ、通常この値は１０
０ｒＡ前後である。またビット線を選択して選択電流を
流し込み、このビット線をチャージアップし、ワード線
Ｗから選択電流を取り出せば、選択電流は保持電流が流
れるビット線とは反対側のビット線を流れる。メモリセ
ルへのデータ書き込みは、今選択電流が流れているビッ
ト線から他方のビット線に選択電流を流し変えることに
より行なう。ここで選択電流の変化によるビット線の電
位変化６０仇Ｖ程度であるため、非選択のメモリセル内
のデータが破壊される恐れはない。またビット線には常
時、保持電流が流れているために、ビット線のレベル変
化が小さくなり高速動作が可能となる。このように上記
実施例によれば、コレクタ層７２内の分布抵抗をそのま
まコレクタに接続されるべき負荷抵抗として用いている
ため、従来のようにトランジスタとは分離された領域に
抵抗素子を形成する場合に比べて大幅に集積度が向上す
る。

また、従来のように抵抗素子に独立に形成した場合の抵
抗素子に付随する容量がなくなり、しかも従来のように
コレクタ抵抗を下げるためにコレクタ層の下に広い面積
にわたって埋込み層を設ける必要はなく、図示するよう
に埋込み層２は低抵抗で端子を取出すためにだけ局在化
させて設ければよいので、コレクタに付随する容量も小
さくなり、従って高速動作が可能である。また新たにシ
ヨットキー接合端子を設けたことにより、選択電流すな
わち読み出し電流は保持電流の数１“音取出すことがで
きるため、より高速に動作させることが可能である。さ
らにワード線が一本で済むため、より集積度を大きくす
ることができる。次に上記第３図に示すような構造を得
る製造工程を第４図ａ〜ｉを用いて詳細に説明する。ま
ず、ｐ‐型Ｓｉ基板１に局部的にｎ十型埋込み層２とｐ
＋型埋込み層３を介して約２．５山肌のｎ型ェピタキシ
ャル層４を成長させる｛ａ｝。この埋込み層２は、たと
えば基板に選択的にＡｓあるいはＳｂを拡散し、その上
にＰ比をキャリアガスに混合して１０５０午０にてＳｉ
比ガスの熱分解法でｎ型ェピタキシヤル層４を成長させ
ることで得られる。この後、全面に３０００Ａのシリコ
ン窒化膜５を堆積形成する【Ｗ。この後、上記窒化膜５
を選択的にエッチング除去し、露出したｎ型ェピタキシ
ャル層４をＫＯＨとインプロピルアルコールの混合液に
よりたとえば０．７Ａｍの深さエッチングする‘ｃ１。
そして、ウェット０２雰囲気中でたとえば１１００ｏｏ
、３００分の酸化を行ない、溝部をシリコン酸化膜６，
，６２，６３，６４・＼で埋め、ｎ型コレクタ層７．，
７２，７３を形成し、続いて窒化膜５を除去して改めて
熱酸化によりシリコン酸化膜８を形成し、ホトレジスト
マスク９をつけて内部ベース形成領域にボロンィオンを
鰍ｅｖ、８×ｌび３／めで注入してポロンィオン注入層
１０を形成する‘ｄ’。次いでホトレジストマスク９を
除去して改めてホトレジストマスク１１を形成し、外部
ベース形成領域にボロンイオンを９企ｖ、１×１び５／
めで注入してボロンィオン層１２を形成する（ｄ。そし
て全体を１００午０で２０分熱処理してボロンィオン注
入層１０，１２からボロンを拡散させてｐ−型内部ベー
ス層１３、ｐ十型外部ベース層１４を形成する【０。こ
の後、酸化膜８のェミッタ形成領域およびコレクタ端子
取出し領域に開孔し、ｎ型不純物としてたとえばヒ素を
含む多結晶シリコン膜１５をＣＶＤ法により１０００Ａ
程堆積する（ｇ）。そして、この多結晶シリコン膜１５
をパターニングし、窒素雰囲気中で１０００ご○、２０
分の熱処理を行なって、ｎ＋型のヱミッタ層１６、コレ
クタ端子取出し層１７，１８を形成する（ｈ）。そして
最後に、ベースコンタクト用開孔およびショットキー接
合用関孔を設け、ＡＩの蒸着、パターニングにより、ェ
ミッタ端子電極１９，、ベース端子電極１９２、コレク
タからの３つの外部端子電極すなわち電源端子電極１９
３、出力端子電極１９４、ショットキー接合端子電極１
９５を形成して完成する（ｉ）。このように上記トラン
ジスタＱＩあるいはＱ２を製造する場合にも何ら特別な
工程を必要としない。

なおこの発明は上記実施例に限定されるものではなく、
たとえば上記実施例ではメモリセルは一対のＮＰＮ型の
トランジスタによって構成する場合について説明したが
、これはＰＮＰ型のトランジスタで構成するようにして
も良い。

以上説明したようにこの発明によれば高速動作が可能で
あるとともに集積した場合の占有面積を小さくすること
ができる半導体記憶装置を梶供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図、第２図
は上記回路を集積した場合の平面図、第３図はその一部
の断面図、第４図ａ〜ｉはその製造工程を示す断面図で
ある。 Ｑ１，Ｑ２・・…・ＮＰＮ型のトランジスタ、Ｂ・・・
…ベース端子、Ｅ・・・・・・ェミツタ端子、ＣＰ…・
・・電源端子、Ｃ。 ・・・・・・出力端子、Ｓ・・・・・・ショットキー接
合端子、ＲＨ，ＲＬ・・・・・・抵抗、Ｄｓ・・・・・
・ショットキー接合素子、Ｗ……ワード線、Ｂ１，Ｂ２
・・・・・・ビット線、１…・・・ｐ−型Ｓｊ基板、２
・・・…ｎ＋型埋込み層、７，，７２，７３……ｎ型コ
レク夕層、１３……ｐ型内部ベース層、１４・・・・・
・ｐ＋型外部ベース層、１６・・・…ヱミツ夕層。第１
図 第２図 第３図 第４図 第４図 第４図

Claims (1)

【特許請求の範囲】
1. １ 半導体基体に他の領域から分離されたコレクタ層を
   設け、このコレクタ層表面部にベース層、このベース層
   表面部にエミツタ層をそれぞれ設け、前記コレクタ層か
   ら電源端子、出力端子、シヨツトキー接合端子を、前記
   ベース層からベース端子を、前記エミツタ層からエミツ
   タ端子をそれぞれ取出し、前記コレクタ層内の分布抵抗
   を負荷抵抗として用いるようにした第１、第２のトラン
   ジスタの一方のベース端子を他方の出力端子に接続する
   如くベース端子、出力端子を交差結合し、第１、第２の
   トランジスタの電源端子を保持電流および選択電流を与
   える第１、第２それぞれのビツト線に接続し、第１、第
   ２のトランジスタのシヨツトキー接合端子を上記第２、
   第１それぞれのビツト線に接続し、さらに第１、第２の
   トランジスタのエミツタ端子どおしを接続してこれをカ
   レントシンクなワード線に接続するようにしたことを特
   徴とする半導体記憶装置。