JPS6129209A - フイルタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はフィルタ回路に関し、特にＳＣＦ（Ｓｗｉｔｃ
ｈｅｄ　Ｃａｐａｃｉｔｏｒ　Ｆｉｌｔｅｒ）　　とし
て知られているフィルタ回路に関する。

〔背景技術〕

［Ｎａｔｉｏｎａｌ　Ｔｅｃｈｎｉｃａｌ　Ｒｅｐｏｒ
ｔＪ　　（Ｖｏ１２９゜Ｎ１２．Ａｐｒ、１９８３．Ｐ
９７〜Ｐ１０３　）において、上記スイッチド・キャパ
シタ・フィルタＳＣＦに関する報告がなされている。

第１図囚０は、本発明に先立ち、本発明者によって検討
された８０Ｆの一例を示すものであり、第１図囚に示す
ＮチャンネルのＭＯＳＦＥＴ　（電界効果トランジスタ
＞　Ｑ、、Ｑ、を各ゲートに供給されるクロック信号φ
φによって制御し、第１図＠（示す如き抵抗Ｒ及びコン
デンサＣか、らなるフィルタ回路を得るものである。

ところで、上記回路構成によると、ＭＯ８ＦＥＴＱ＋を
オン状態に駆動しコンデンサＣ１への充電を行っている
間は、ＭＯ８ＦＥＴＱｚをオフ状態に保持し、上記充電
されつつある電荷の放電を防止しなければならない。こ
のため、ＭＯ８ＦＥＴＱｒ　、Ｑｔのゲー）Ｋは、それ
ぞれ逆相のクロック信号φφを同時に供給する必要があ
り、２本の信号供給ラインを設けねばならない。

一方、現在の技術的動向の一つに電子回路の半導体集積
回路化があるが、この際、上記信号供給ラインの如き配
線数が多数になると、ＩＣのレイアウトが難しくなる上
に集積度が低下するという欠陥がある。そして、本発明
者は上記技術的動向にかんがみ、上記フィルタ回路を検
討し、上記欠陥を是正し得るフィルタ回路を考えだした
。

〔発明の目的〕

本発明の目的とするところは、回路構成が簡単である上
に、半導体集積回路化に際し半導体チップを小形化する
ことのできるフィルタ回路を提供することにある。

本発明の上記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面からあきらかになるであろ
う。

〔発明の概要〕

本願において開示される発明の概要を述べれば、下記の
とおりである。

すなわち、単一の制御信号供給ラインｔ１を設けるとと
もに、第１及び第２の信号制御素子をＮチャンネルのＭ
　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　＋ｔとＰチャンネルのＭＯ８
ＦＥＴＱ１２とで構成し、上記単一の制御信号供給ライ
ン１．を介して共通に供給される制御信号、すなわちク
ロック信号φ１によってコンデンサＣ１１への充電と放
電を行ない、配線数を削減してレイアウトを容易にする
と同時に、集積度を向上させることにより半導体チップ
を小形化する、という本発明の目的を達成するものであ
る。

〔実施例−１〕 次に、本発明を適用したフィルタ回路の第１実施例を第
２図を参照して説明する。

第２図囚に示すように、本発明を適用したフィルタ回路
は、ＮチャンネルのＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｕとＰ
チャンネルのＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｔの各ゲート
に、正極性および負極性に位相変化するクロック信号φ
、を共通に供給し、単一のクロックライン１゜のみで上
記ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｔｔ　、　Ｑｔｔをオン状態
・オフ状態に交互に制御し得るように構成されている。

すなわち、ＮチャンネルのＭＯ８ＦＥＴＱ１１は、ゲー
ト信号として供給されるクロック信号φ１が正極性のと
きオン状態に動作し、入力信号■１の電圧レベルに対応
した電荷をコンデンサＣ１１に充電する。この際、Ｐチ
ャンネルのＭＯ８ＦＥＴＱ　＋ｔはオフ状態であり、コ
ンデンサＣｔｔからＣｔｔへの電荷の移動は行われない
。

一方、ゲート信号として供給されるクロック信号φ１が
負極性のときは、ＮチャンネルＭＯ８ＦＥＴＱｕがオフ
状態となり、入力信号ｖ１の電圧レベルに対応したコン
デンサＣ１１への充電を阻止する。そして、Ｐチャンネ
ルのＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｓｔはオン状態に動作し、
コンデンサＣ１１に充電されていた電荷が上記ＭＯＳ　
Ｆ　Ｅ　Ｔ　Ｑｔｔを介してコンデンサＣ１１に充電さ
れる。

以上に述べた如く、Ｎチャンネル及びＰチャンネルのＭ
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑｔｔ　−Ｑｓｔを用いることによ
り、単一のクロックラインＬ１を用いるのみで、入力信
号■、の伝達が行われ、出力信号■、が得られる。ＭＯ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑｓ＋　−Ｑｔｚの上記スイッチング
動作は、クロック信号φ、の周波数ｆｃに対応し、コン
デンサＣｔｔの充放電動作が上記スイッチング動作に対
応することから、ＭＯ８ＦＥＴＱｕ＋Ｑｎは抵抗と見做
し得る。従って、第２図（２）に示した上記フィルタ回
路は、第２図０に示す如き抵抗Ｒ′、コンデンサＣ′か
らなる積分回路（ローパスフィルタ回路）を構成し、抵
抗Ｒ′はお、電流ｉはクロック信号φ１の１周期に流れ
る電流とする。

ところで、当業者間においてＮチャンネルＭＯ８ＦＥＴ
ＱｕとＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　＋ｔと
は、オン動作時の抵抗Ｒ６Ｎが異なることが知られてい
る。そこで、本発明者は、上記抵抗Ｒ８Ｎを等しくする
ためホールと電子の移動度を考慮し、チャンネル長さＬ
とチャンネル幅Ｗとにつき以下の如き関係に構成した。

すなわち、ＮチャンネルのＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｕの
チャンネル長さをＬＮ、チャンネル幅をＷＮとし、Ｐチ
ャンネルのＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｔｔのチャンネル長
また、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｕ　、Ｑｔｔの各ゲート
には、クロック信号φ１が共通に供給されるので、ＭＯ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ＋＋　、　Ｑｌ！が同時にオン状態
に動作するのを防止するため、両者がオン状態に動作す
るスレッシュホールド電圧にオフセット電圧を設定する
。

このように構成することにより、Ｍｏ８ＦＥＴＱｕ＋Ｑ
＋２の抵抗ＲＯＭが等しくなり、Ｍｏ８ＦＥＴ　Ｑ　＋
＋　、Ｑ　ｔｔの同時オン動作が防止され、極めて正確
な回路動作が行われるようになる。

〔実施例−２〕 次に、第３図を参照し℃本発明の第２実施例を説明する
。

なお、上記第１実施例と同二の回路動作をなす部分には
同一の符号を付し、その説明を省略する。

本実施例は、上記フィルタ回路と反転増幅器とによって
構成された積分器であって、コンデンサＣ０から放電さ
れた電荷は演算増幅器１０反転入力端子−に供給される
。そして、出力信号Ｖ。ｕｔは、コンデンサＣ１１を介
して得られるのであるが、上記積分器における時定数τ
は、τ＝８廿・（丘）で決定される。

〔実施例−３〕 次に、第４図を参照して本発明の第３実施例を鮮明する
。

なお、本実施例は上記演算増幅器１をいわゆるＣＭＯＳ
　（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘａ
ｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ　）　Ｆ　Ｅ　Ｔ　
＆Ｃ構成するとともに、クロック信号φ１の極性に対応
して演算増幅器１を動作状態および非動作状態に切換え
得るように構成したものであり、上記演算増幅器１は回
路ブロック１３．１４とじ℃図示されている。

第４図に示す回路ブロック１１は、上記第１及び第２実
施例で述べた８０Ｆと同一であり、回路ブロック１２は
定電圧回路を構成するが、定電圧出力■。はクロック信
号φ１がローレベルのとき得られず、差動増幅回路１３
をオフ状態になす。

これに対し、クロック信号φ、がハイレベルのとき定電
圧出力■。が得られ、上記差動増幅回路１３をオン状態
に駆動し、出力信号■。ｕｔが得られる。なお、回路ブ
ロック１４は、プッシュプル増幅回路として動作する。

次に、クロック信号φ、がローレベルのときの回路動作
を述べる。

この場合、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｕがオン状態に動作
し、上記同様にコンデンサＣ１１への充電が行われる。

これと同時にＭＯＳ　Ｆ　Ｅ　Ｔ　ＱＣｓ　、Ｑｔ４が
オン状態に動作するが、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　＋
ｓはオフとなる。従って、＋Ｖｃｃ電源がコンデンサＣ
ｌ１１に印加され、コンデンサＣ□への充電が行われる
が、Ｍｏ８ＦＥＴＱ、ｓがオフであるからＭｏ８ＦＥＴ
ＱＩ６は動作せず、定電圧出力■。は得られない。

この結果、コンデンサＣｔｔへの充電が行われている間
、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑｚａ　、Ｑｔａがオフ状態
となり、回路ブロック１３．１４も動作しない。

一方、クロック信号φ１がハイレベルのときは、ＭＯＳ
　Ｆ　Ｅ　Ｔ　Ｑｕ　−ＱＣｓがオフ状態になり、Ｍｏ
８　Ｆ　Ｅ　Ｔ　ＱＣｓ　、ＱＣｓがオン状態に動作す
る。コンダン？Ｃ１１からコンデンサＣＷｔへの放電が
行われると同時に、回路ブロック１３で示した差動増幅
回路の非反転入力端子−の電圧レベルが上昇する。

都ｆ＋　　Ｍソギソせρ−，シ、ｅ＋愉譬（もシー営諮
ｒｙ　）−てＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｕ＋が動作し
て定電圧出力ｖ０が得られ、Ｍｏ８ＦＥＴＱ＊ｓ　−Ｑ
ｓ。がオン状態に動作する。この結果、ＭＯＳ　Ｆ　Ｅ
　Ｔ　Ｑｙｔ　−Ｑｕが差動増幅動作を行い、Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑｚｓ　、　Ｑｔａで構成されたカレン
トミラー回路が負荷として動作し、Ｍ　ＯＳ　Ｆ　Ｅ　
Ｔ　Ｑｙａにゲート電圧を印加する。

ブツシュグル増幅回路において、コンプリメンタリ接続
されたＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｇａ　、　Ｑｔｙは電源
側トランジスタとして動作し、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
ｔａは接地側トランジスタとして動作する。なお、Ｍｏ
８　Ｆ　Ｅ　Ｔ　Ｑｔａ　、　Ｑｔ。はレベルシフター
として動作する。

そして、Ｍｏ　８　Ｆ　Ｅ　Ｔ　Ｑｔ６にゲート電圧を
印加することにより、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｕのソー
ス、及びＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｔａのドレインとの接
続点から出力電圧ｖｏｕ　ｔが得られ、負荷Ｒ，を駆動
する。

本実施例に示すフィルタ回路のカットオフ周波数は、上
記第３実施例と同様に求められるが、クロック信号φ１
がハイレベルの場合、言い換えればクロック信号φ、の
半固Ｊｕ４に鉛いて回路プロ、ソり１３，１４が動作す
るので、消費電力を低減し得る、という利点がある。

〔実施例−４〕 次Ｋ、第５図を参照して本発明の第４実施例を述べる。

なお、本実施例に示すフィルタ回路と上記各実施例に示
すフィルタ回路との相違点は、２つの入力信号Ｖ、、、
Ｖ、、にょってコンデンサｅｌｌへの充電が行われる点
にある。

すなわち、クロック信号φ１がローレベルのとき、Ｎチ
ャンネルのＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｕ　、Ｑ＋＋が同時
にオン状態に動作し、コンデンサＣ１ｌの両端に入力信
号■１□ｖ１．が印加され、入力信号■１．。

■、の電圧差に対応した充電が行われる。一方、クロッ
ク信号φ１がハイレベルのとき、ｐチヤンネルのＭＯＳ
　Ｆ　Ｅ　Ｔ　Ｑｓｔ　、Ｑｌ！’がオン状態に動作し
て、コンデンサＣ１１の一端なＧＮＤに接続すると同時
に、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ＋ｔを介してコンデンサＣ
□への放電を行う。

演算増幅器１を含むフィルタ回路は差動積分器として動
作し、出力信号■。ｕｔは、　Ｖｏｕｔ　”ヤンネルの
ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｌ！とのチャンネル長り。

チャンネル幅Ｗについては、上記第１実施例と同様の配
慮がなされ、同時オン防止のためのスレツシェホールド
電圧も上記同様に設定されている。

〔効果〕

（ｉ）　　ｐチャンネルのＭＯＳＦＥＴとＮチャンネル
のＭＯＳＦＥＴとにより、コンデンサに対する充電およ
び放電を行うように構成したので、上記ＭＯ８ＦＥＴを
駆動するためのクロック信号供給ラインが１でよく、半
導体集積回路化に際しレイアウトが容易になる、という
効果が得られる。

（２）上記（１）により、半導体チップ面積の削減を行
うことができ、各種電子機器を半導体集積回路化する際
に集積度を向上し得る、という効果が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、第４図について示した回路ブロック１３．１４
については、バイポーラトランジスタにて構成してもよ
い。

また、負荷ＲＬについては、抵抗、スピーカ等に限定さ
れず、増幅回路等であってもよい。更に、Ｎチャンネル
ＭＯ８ＦＥＴＱｕとＰチャンネ／ｌ／ＭＯ８ＦＥＴＱ、
２とは置き換えて接続してもよい。

この場合、クロック信号φ１がローレベル時に充電動作
が行われ、ハイレベル時に放電動作が行われる。

〔利用分野〕

以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野であるフィルタ回路につ
いて説明したが、それに限定されるものではない。

例えば、各種オーディオ機器における音質制御回路、所
望の周波数特性を有する増幅回路などに利用することが
できる。

【図面の簡単な説明】

第１図（６）■は本発明に先立ち本発明者によって検討
されたフィルタ回路の回路図を示し、第２図囚■は本発
明を適用したフィルタ回路の第１実施例を示す回路図を
示し 第３図は本発明の第２実施例を示すフィルタ回路の回路
図を示し、 第４図は本発明の第３実施例を示すフィルタ回路の回路
図を示し、 第５図は本発明の第４実施例を示すフィルタ回路の回路
図を示す。 Ｑｕ　ｔ　Ｑｔ＋’・・・Ｎチャンネル長ＯＳ　Ｆ　Ｅ
　Ｔ、　Ｑ＋ｔ。 Ｑｌ、・・・ＰチャンネルＭＯ８ＦＥＴ％Ｃ＋Ｉ、Ｃ□
・・・コンデンサ、φ、・・・クロック信号、ｔｌ・・
・クロック信号伝達ライン、Ｖ、、Ｖ、、、Ｖ、、・・
・入力信号、Ｖｓ　＋　Ｖｏｕｔ・・・出力信号、１・
・・演算増幅器。 −＼、 代理人　弁理士　　高　橋　明　夫゛〜第　　１　　図 （ル 第　　２　　図 、（４＋　　　　　　（Ｂ） 第　　３　　図 刊／Ｆｒ 第　　５　　図 第　　４　　図

Claims (1)

【特許請求の範囲】
1. １、単一の制御信号供給ラインと、上記制御信号供給ラ
   インを介し共通の制御信号が供給され上記制御信号の第
   １の極性に対応して動作する第１の信号制御素子と、上
   記共通に供給される制御信号の第２の極性に対応して動
   作する第２の信号制御素子と、上記第１の信号制御素子
   の動作時に充電され上記第２の信号制御素子の動作時に
   放電されるコンデンサとで構成したことを特徴とするフ
   ィルタ回路。