JPS6232748A - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
- Publication number
- JPS6232748A JPS6232748A JP60172605A JP17260585A JPS6232748A JP S6232748 A JPS6232748 A JP S6232748A JP 60172605 A JP60172605 A JP 60172605A JP 17260585 A JP17260585 A JP 17260585A JP S6232748 A JPS6232748 A JP S6232748A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission
- port memory
- flag
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Small-Scale Networks (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Selective Calling Equipment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、分散化された複数の制御装置間、または制
御装置と上位計算機間のデータ通信をデータウェイシス
テムにより行なうデータ転送装置に関するものである。
御装置と上位計算機間のデータ通信をデータウェイシス
テムにより行なうデータ転送装置に関するものである。
プラントを複数のディジタル制御装置によって制御する
場合、各制御装置間の通信及び上位計算機へのデータ転
送は不可欠な事柄である。これらのデータ転送の方法と
しては種々の方法があるがデータウェイシステムを使用
する方法が公知である。第４図にデータウェイシステム
を使用したディジタル制御システムの構成を示す。
場合、各制御装置間の通信及び上位計算機へのデータ転
送は不可欠な事柄である。これらのデータ転送の方法と
しては種々の方法があるがデータウェイシステムを使用
する方法が公知である。第４図にデータウェイシステム
を使用したディジタル制御システムの構成を示す。
第４図において、（Ｉａ）、（Ｉｂ） 〜（Ｉｎ）は分
散化されたディジタル制御装置、（２）はプラントの監
視等を行なう上位計算機、（３）はデータウェイシステ
ムのステーション、（４）はプラント、（５）は上位計
算機（２）及び各形Ｉ御装置（ｌａ）、（ｌｂ） 〜（
ｉｎ）間にデータを転送するデータ伝送路である。
散化されたディジタル制御装置、（２）はプラントの監
視等を行なう上位計算機、（３）はデータウェイシステ
ムのステーション、（４）はプラント、（５）は上位計
算機（２）及び各形Ｉ御装置（ｌａ）、（ｌｂ） 〜（
ｉｎ）間にデータを転送するデータ伝送路である。
次に動作について説明する。各ディジタル制御装置（ｌ
ａ）、（Ｉｂ） 〜（ｉｎ）は、プラント（４）からの
信号（アナログ、あるいはディジタル信号）を入力し、
定められた制御演算を行なった後、プラント（４）に制
御信号等をアナログ、またはディジタル信号て出力する
。ここで、ディジタル制御装置（ｌａ）がプラント制御
を行なう上で他のディジタル制御装ｍ（Ｉｂ）又は（Ｉ
ｎ）がプラント（４）より入力した信号、またはディジ
タル制御装置（ｌｂ）、（Ｉｎ）が＠算した結果を必要
とする場合が有る。このような場合ディジタル制ｍ装置
（ｌａ）はデータウェイシステムを使用してステーショ
ン（３）経由でディジタル制御装置（１ｂ）又は（１ｎ
）から必要な信号を周期的に受信する。
ａ）、（Ｉｂ） 〜（ｉｎ）は、プラント（４）からの
信号（アナログ、あるいはディジタル信号）を入力し、
定められた制御演算を行なった後、プラント（４）に制
御信号等をアナログ、またはディジタル信号て出力する
。ここで、ディジタル制御装置（ｌａ）がプラント制御
を行なう上で他のディジタル制御装ｍ（Ｉｂ）又は（Ｉ
ｎ）がプラント（４）より入力した信号、またはディジ
タル制御装置（ｌｂ）、（Ｉｎ）が＠算した結果を必要
とする場合が有る。このような場合ディジタル制ｍ装置
（ｌａ）はデータウェイシステムを使用してステーショ
ン（３）経由でディジタル制御装置（１ｂ）又は（１ｎ
）から必要な信号を周期的に受信する。
すなわち第３図に示すように、ディジタル制御装置（ｌ
ａ）がデータウェイシステム （ブロードキャスト型／
メモリ・アクセス方式）経由でデータを送信する場合、
送信データをバイト単位でステーション上の２ポートメ
モリ（３ａ）の送信エリア（３ｂ）に書き込む（ｆｆｉ
３図、■の処理）また、データウェイ曇システムのステ
ーション（３）は２ポートメモリ（３ａ）の送信エリア
（３ｂ）のデータをモデム（３ｃ）から送信する（第３
図、■の処理）。
ａ）がデータウェイシステム （ブロードキャスト型／
メモリ・アクセス方式）経由でデータを送信する場合、
送信データをバイト単位でステーション上の２ポートメ
モリ（３ａ）の送信エリア（３ｂ）に書き込む（ｆｆｉ
３図、■の処理）また、データウェイ曇システムのステ
ーション（３）は２ポートメモリ（３ａ）の送信エリア
（３ｂ）のデータをモデム（３ｃ）から送信する（第３
図、■の処理）。
次に、受信側のステーション（３）は送信側ステーショ
ン（３）より送られてきた受信データをステーション上
２ポートメモリ （３ａ１）の受信エリア（３ｂ１）に
書き込む（第３図、■の処理）、そして受信側ディジタ
ル制御装置（１ｂ）は受信データをステーション上２ポ
ートメモリ （３ａ１）の受信エリア （３ｂ、 ）か
ら読み込む（第３図、■の処理）。
ン（３）より送られてきた受信データをステーション上
２ポートメモリ （３ａ１）の受信エリア（３ｂ１）に
書き込む（第３図、■の処理）、そして受信側ディジタ
ル制御装置（１ｂ）は受信データをステーション上２ポ
ートメモリ （３ａ１）の受信エリア （３ｂ、 ）か
ら読み込む（第３図、■の処理）。
また、上位計算機（２）はプラント（４）の監視等に使
用するデータを、データウェイ・システムを使用してス
テーション（３）経由でディジタル制御装置（Ｉａ）、
（ｌｂ）〜（１ｎ）から周期的に上記通信処理に基づい
て受信する。
用するデータを、データウェイ・システムを使用してス
テーション（３）経由でディジタル制御装置（Ｉａ）、
（ｌｂ）〜（１ｎ）から周期的に上記通信処理に基づい
て受信する。
上記送信データをステーション（３） 、ｈの２ポート
メモリ送信エリア（３ｂ）へ書き込む処理動作と上記２
ポートメモリ送信エリア（３ｂ）のデータをモデム（３
ｃ）より送信する処理は非同期に行なわれるため、ディ
ジタル制御装置（ｌａ）が送信データをステーション上
２ポートメモリ・送信エリア（３ｂ）に潜キ込んでいる
最中にステーション（３）が２ポートメモリ・送信エリ
ア（３ｂ）のデータを送信する場合がある。
メモリ送信エリア（３ｂ）へ書き込む処理動作と上記２
ポートメモリ送信エリア（３ｂ）のデータをモデム（３
ｃ）より送信する処理は非同期に行なわれるため、ディ
ジタル制御装置（ｌａ）が送信データをステーション上
２ポートメモリ・送信エリア（３ｂ）に潜キ込んでいる
最中にステーション（３）が２ポートメモリ・送信エリ
ア（３ｂ）のデータを送信する場合がある。
すなわち、バイト構成でデータをポートメモリへ書き込
んだ場合、前回の送信周期のデータが完全に今回の送信
周期データに書き変えられる前に周期的なデータ転送周
期にかかり、ポートメモリ内容に前回の送信データをも
書き残してモデムによってデータ伝送されることがある
。
んだ場合、前回の送信周期のデータが完全に今回の送信
周期データに書き変えられる前に周期的なデータ転送周
期にかかり、ポートメモリ内容に前回の送信データをも
書き残してモデムによってデータ伝送されることがある
。
したがって、これまでのこのデータの同−周期性を保証
するために、会話型（メツセージ型）の通信手順を用い
たり、また受信したｌブロックのデータが全て同一周期
のものであるか否かを調べるために、複数バイトで構成
される送信データにおける各バイトの最高ビットまたは
最低ビー、トをチェック用のビットと定め、送信側で上
記ビットを周期的に行なわれる送信処理毎に０−１→０
→・・・と変化させ、受信側は受信した１ブロツクの全
てデータのチェック用ビットを各バイト構成のデータよ
り読み出して調べ、全データのチェック用ビットが同じ
か否かを調べるという方法を採用してきた。
するために、会話型（メツセージ型）の通信手順を用い
たり、また受信したｌブロックのデータが全て同一周期
のものであるか否かを調べるために、複数バイトで構成
される送信データにおける各バイトの最高ビットまたは
最低ビー、トをチェック用のビットと定め、送信側で上
記ビットを周期的に行なわれる送信処理毎に０−１→０
→・・・と変化させ、受信側は受信した１ブロツクの全
てデータのチェック用ビットを各バイト構成のデータよ
り読み出して調べ、全データのチェック用ビットが同じ
か否かを調べるという方法を採用してきた。
従来のデータ転送装置は以上のように構成されているの
で、会話型のデータ通信手順を用いると周期的な通信処
理が難しく、かつコントローラ側のソフトウェア構成が
複雑になり、またチェック用のビットを設ける方法は、
送信データ全てをデータ変換しなければならず、送信デ
ータ数が多い場合、 ＣＰＵの大きな負荷になるという
問題点があった。
で、会話型のデータ通信手順を用いると周期的な通信処
理が難しく、かつコントローラ側のソフトウェア構成が
複雑になり、またチェック用のビットを設ける方法は、
送信データ全てをデータ変換しなければならず、送信デ
ータ数が多い場合、 ＣＰＵの大きな負荷になるという
問題点があった。
この発明は上記のような問題点を解消するためになされ
たものであり、周期的な通信処理において、受信した１
ブロツクのデータが全て同一周期のものであるか否かを
、ＣＰＵの大きな負荷にならずに調べることができるデ
ータ転送装置を提供することを目的とする。
たものであり、周期的な通信処理において、受信した１
ブロツクのデータが全て同一周期のものであるか否かを
、ＣＰＵの大きな負荷にならずに調べることができるデ
ータ転送装置を提供することを目的とする。
この発明に係るデータ転送装置においては、例えば、２
ワード構成の送信データを１ワード毎にポートメモリへ
書き込む場合に２ワード送信データ完全書き込みを判定
するフラグをポートメモリのフラクセ領域に立てると共
に、各１ワードデータの前後にデータ送信周期毎の特定
フレームを付加して送信データをポートメモリへ書き込
む送信コントローラ部と、データ転送周期に、上記ポー
トメモリより読み出し得られた受信データよりフラグ内
容を読み取ると共に、２ワード送信データの前後フレー
ムを比較する受信コントローラ部をデータウェイシステ
ムの各ステーションに備えたものである。
ワード構成の送信データを１ワード毎にポートメモリへ
書き込む場合に２ワード送信データ完全書き込みを判定
するフラグをポートメモリのフラクセ領域に立てると共
に、各１ワードデータの前後にデータ送信周期毎の特定
フレームを付加して送信データをポートメモリへ書き込
む送信コントローラ部と、データ転送周期に、上記ポー
トメモリより読み出し得られた受信データよりフラグ内
容を読み取ると共に、２ワード送信データの前後フレー
ムを比較する受信コントローラ部をデータウェイシステ
ムの各ステーションに備えたものである。
この発明においては、送信データ完全書き込みと共に、
ポートメモリのフラグ領域に立てられたフラグは、リセ
ットされ、更にデータ転送周期に一ヒ記ポートメモリよ
り読み出され受信コントローラ部へ転送された送信デー
タよりフラグ状態を判定すると共に、送信データ前後の
フレームを比較することで、データ送信周期における送
信データの同一周期を判定することができる。
ポートメモリのフラグ領域に立てられたフラグは、リセ
ットされ、更にデータ転送周期に一ヒ記ポートメモリよ
り読み出され受信コントローラ部へ転送された送信デー
タよりフラグ状態を判定すると共に、送信データ前後の
フレームを比較することで、データ送信周期における送
信データの同一周期を判定することができる。
以下、この発明の一実施例を図について説明する。第１
図は第３図に示されたデータウェイステーション側の送
信コントローラ部の動作例及び２ポートメモリ内容を示
したものであり、また第２図は受信コントローラ部の動
作例及びデータ受信側の２ポートメモリ内容を示したも
のである。
図は第３図に示されたデータウェイステーション側の送
信コントローラ部の動作例及び２ポートメモリ内容を示
したものであり、また第２図は受信コントローラ部の動
作例及びデータ受信側の２ポートメモリ内容を示したも
のである。
ここで、データ通信に使用したデータウェイ・システム
の通信使用は、ブロードキャスト型（サイクリック型）
通信、メモリアクセス方式（データウェイ嗜システムの
ステーション上の２ポートメモリへのライト・リードア
クセスにより通信が行なわれる。すなわち送信データを
ステーション上２ポートメモリに書さ込むことによりデ
ータが送信され、ステーション上２ポートメモリからデ
ータを読み込むことによりデータを受信する）である。
の通信使用は、ブロードキャスト型（サイクリック型）
通信、メモリアクセス方式（データウェイ嗜システムの
ステーション上の２ポートメモリへのライト・リードア
クセスにより通信が行なわれる。すなわち送信データを
ステーション上２ポートメモリに書さ込むことによりデ
ータが送信され、ステーション上２ポートメモリからデ
ータを読み込むことによりデータを受信する）である。
第１図のフローチャートに示すように、送信側コントロ
ーラ部（３−１）（第３図参照）は、送信処理、即ち送
信データを２ポートメモリ（３ａ）へ書き込む前に２ポ
ートメモリ（３ａ）のフラグ領域（３ｆ）に００Ｈ値を
セットする （ステップ１−１）、次に （ステップ１
−２）において、バイト構成、又はワード構成の各送信
データの前後に各データ送信周期毎に異なるフレームを
付加する。この時、前後のフレームは同等である。そし
て、前後にフレームを付加した各送信データは２ポート
メモ（３ａ）の転送データ領域に書き込まれる。全ての
送信データが転送データ領域に書き込まれた後、上記フ
ラグ領域（３「）のフラグを０１Ｈ値とする （ステッ
プ？−４）。
ーラ部（３−１）（第３図参照）は、送信処理、即ち送
信データを２ポートメモリ（３ａ）へ書き込む前に２ポ
ートメモリ（３ａ）のフラグ領域（３ｆ）に００Ｈ値を
セットする （ステップ１−１）、次に （ステップ１
−２）において、バイト構成、又はワード構成の各送信
データの前後に各データ送信周期毎に異なるフレームを
付加する。この時、前後のフレームは同等である。そし
て、前後にフレームを付加した各送信データは２ポート
メモ（３ａ）の転送データ領域に書き込まれる。全ての
送信データが転送データ領域に書き込まれた後、上記フ
ラグ領域（３「）のフラグを０１Ｈ値とする （ステッ
プ？−４）。
以上のように、送信コントローラ（３−１）の２ポート
メモリ（３ａ）に書き込まれたフラグ情報及び送信デー
タは、第２図のフローチャートに示すように、データウ
ェイシステムによって、周期的に行なわれるメモリアク
セス方式のサイクリック通信により、２ポートメモリ（
３ａ）より読み出され、モデム（３ｃ） （第３ｒＩ！
Ｊ参照）によりデータ伝送路（５）を介して受信コント
ローラ部（３−２） （第３図参照）の２ポートメモリ
（３ａ１）へ書き込まれる （ステップ２−１）、
２ポートメモリ （３ａｔ ）へ書き込まれフラグ情報
は（ステップ２−２）に示すように００Ｈ値であるか否
かを判定し、フラグが００）１値でなく ＯＩＨ値であ
れば、送信コントローラ部（３−１）の２ポートメモリ
（３ａ）は、全て今回の送信処理周期における送信デー
タを書き込んだことを判断する０次に、 （ステップ２
−３）では、所定数のバイト又はワード構成でなるｌブ
ロウク送信データ前後のフレームが異なるか否かを判定
する。（ステラ７’ ２−３）において、前後フレーム
が異なっていないと判定されたならば、受信した１ブロ
ツク送信データは全て同一周期のものであると判断する
。
メモリ（３ａ）に書き込まれたフラグ情報及び送信デー
タは、第２図のフローチャートに示すように、データウ
ェイシステムによって、周期的に行なわれるメモリアク
セス方式のサイクリック通信により、２ポートメモリ（
３ａ）より読み出され、モデム（３ｃ） （第３ｒＩ！
Ｊ参照）によりデータ伝送路（５）を介して受信コント
ローラ部（３−２） （第３図参照）の２ポートメモリ
（３ａ１）へ書き込まれる （ステップ２−１）、
２ポートメモリ （３ａｔ ）へ書き込まれフラグ情報
は（ステップ２−２）に示すように００Ｈ値であるか否
かを判定し、フラグが００）１値でなく ＯＩＨ値であ
れば、送信コントローラ部（３−１）の２ポートメモリ
（３ａ）は、全て今回の送信処理周期における送信デー
タを書き込んだことを判断する０次に、 （ステップ２
−３）では、所定数のバイト又はワード構成でなるｌブ
ロウク送信データ前後のフレームが異なるか否かを判定
する。（ステラ７’ ２−３）において、前後フレーム
が異なっていないと判定されたならば、受信した１ブロ
ツク送信データは全て同一周期のものであると判断する
。
しかしながら、 （ステップ２−２）において、フテグ
が００）１値であると判定されたならば、それは制御装
置が受信データをバイト又はワード単位で送信コントロ
ーラ部（３−１）の２ポートメモリ（３ａ）に書き込ん
でいる最中、データ転送周期にかかり、不完全な送信デ
ータ書き込みの内にデータ転送を行なったと判断される
。したがって、受信したｌブロックデータ中には前回の
データ送信周期における送信データの混入が判断される
（ステップ２−５）、 また、 （ステップ２−３
）において、！ブロック受信データの前後フレームが異
なっていると判定されれば、これも当然異なったデータ
送信周期のデータが受信データに含まれたものと判断さ
れる （ステップ２−５）。
が００）１値であると判定されたならば、それは制御装
置が受信データをバイト又はワード単位で送信コントロ
ーラ部（３−１）の２ポートメモリ（３ａ）に書き込ん
でいる最中、データ転送周期にかかり、不完全な送信デ
ータ書き込みの内にデータ転送を行なったと判断される
。したがって、受信したｌブロックデータ中には前回の
データ送信周期における送信データの混入が判断される
（ステップ２−５）、 また、 （ステップ２−３
）において、！ブロック受信データの前後フレームが異
なっていると判定されれば、これも当然異なったデータ
送信周期のデータが受信データに含まれたものと判断さ
れる （ステップ２−５）。
また、本データ転送手順は、複数バイトで構成されてい
るデータ （例えば、実数データの場合は４バイト構成
）を通信する際に、これらの複数バイトの連続性が要求
される場合にも適用することが可能である。
るデータ （例えば、実数データの場合は４バイト構成
）を通信する際に、これらの複数バイトの連続性が要求
される場合にも適用することが可能である。
以上のように、この発明により、通信データにフレーム
とフラグを付加することにより、周期的な通信処理にお
いてコントローラ側のＣＰＵに大きな負荷を与えること
なく、Ａ＠される１ブロツクのデータの同一周期性が１
ブロツクデ一タ弔位で一度に速やかに確認される効果が
ある。
とフラグを付加することにより、周期的な通信処理にお
いてコントローラ側のＣＰＵに大きな負荷を与えること
なく、Ａ＠される１ブロツクのデータの同一周期性が１
ブロツクデ一タ弔位で一度に速やかに確認される効果が
ある。
第１図ないし第２図は本発明の一実施例におけるデータ
転送方法の実施を示す動作フローチャート、第３図はデ
ータ転送装置の構成図、第４図はデータウェイシステム
を使用したディジタル制御システムの構成図である。 （１ａ）〜（Ｉｎ）は制御装置、（３）はステーション
、（３−１）は送信コントローラ部、 （３−２）は受信コントローラ部、 （３ａ）、（３ａｌ ’）は２ポートメモリ、（５）は
データ伝送路。 代 理 人 大 岩 増 雄第１図 第４図 ５ デ′−７４孤ＬｖＦ 第２図
転送方法の実施を示す動作フローチャート、第３図はデ
ータ転送装置の構成図、第４図はデータウェイシステム
を使用したディジタル制御システムの構成図である。 （１ａ）〜（Ｉｎ）は制御装置、（３）はステーション
、（３−１）は送信コントローラ部、 （３−２）は受信コントローラ部、 （３ａ）、（３ａｌ ’）は２ポートメモリ、（５）は
データ伝送路。 代 理 人 大 岩 増 雄第１図 第４図 ５ デ′−７４孤ＬｖＦ 第２図
Claims (1)
- プラントを制御・監視する制御装置を備えて各制御装置
に具備したデータ送受信用ステーションを介しデータ伝
送路にて結合し、各制御装置間のデータ授受を周期的に
行なうデータウェイシステムを構成し、データ授受を各
ステーション中のポートメモリを周期的にアクセスし、
読出しデータをデータ伝送路経由で他の制御装置へ書き
込むサイクリック通信型メモリアクセス方式のデータ転
送装置において、上記ポートメモリのフラグ領域へ複数
ビット単位構成の送信データ書き込み時に所定の値をセ
ットすると共に、データ書き込み完了時にその値をリセ
ットされるフラグを送信データに付加すると共に、制御
装置よりの制御データ送信周期毎に異なる特定フレーム
情報を各複数ビット単位データの前後に付加してポート
メモリへ書き込む送信コントローラ部と、周期的なポー
トメモリアクセスによって読み出された送信データより
フラグ情報を判定すると共に、送信データ前後のフレー
ムを比較し送信データの同一周期性を判定する受信コン
トローラ部を各ステーションに備えたことを特徴とする
データ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172605A JPS6232748A (ja) | 1985-08-05 | 1985-08-05 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172605A JPS6232748A (ja) | 1985-08-05 | 1985-08-05 | デ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6232748A true JPS6232748A (ja) | 1987-02-12 |
| JPH0448306B2 JPH0448306B2 (ja) | 1992-08-06 |
Family
ID=15944961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60172605A Granted JPS6232748A (ja) | 1985-08-05 | 1985-08-05 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232748A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS642440A (en) * | 1987-06-25 | 1989-01-06 | Matsushita Electric Works Ltd | Data transmission system |
| US5416745A (en) * | 1993-02-26 | 1995-05-16 | Nec Corporation | Parallel data transfer circuit |
| JP2013196089A (ja) * | 2012-03-16 | 2013-09-30 | Mitsubishi Electric Corp | サイクリック通信システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51141537A (en) * | 1975-05-31 | 1976-12-06 | Toshiba Corp | Memory access control device |
| JPS54122059A (en) * | 1978-03-15 | 1979-09-21 | Nec Corp | Inter-processor information transfer system |
-
1985
- 1985-08-05 JP JP60172605A patent/JPS6232748A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51141537A (en) * | 1975-05-31 | 1976-12-06 | Toshiba Corp | Memory access control device |
| JPS54122059A (en) * | 1978-03-15 | 1979-09-21 | Nec Corp | Inter-processor information transfer system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS642440A (en) * | 1987-06-25 | 1989-01-06 | Matsushita Electric Works Ltd | Data transmission system |
| US5416745A (en) * | 1993-02-26 | 1995-05-16 | Nec Corporation | Parallel data transfer circuit |
| JP2013196089A (ja) * | 2012-03-16 | 2013-09-30 | Mitsubishi Electric Corp | サイクリック通信システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0448306B2 (ja) | 1992-08-06 |
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