JPH0831877B2

JPH0831877B2 - パケツトスイツチ

Info

Publication number: JPH0831877B2
Application number: JP20614086A
Authority: JP
Inventors: 達郎高橋; 史郎菊地; 秀樹片岡; 直明山中; 宗榊原
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1986-09-02
Filing date: 1986-09-02
Publication date: 1996-03-27
Anticipated expiration: 2011-03-27
Also published as: JPS6361530A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、パケット交換機等に使用するパケットス
イッチに関する。

［従来の技術］従来のパケットスイッチとして、バスマトリックスス
イッチがあった。

第９図は、バスマトリックススイッチの構成を示すも
のである。回線101〜10nを通して伝送されてきた入力パ
ケットは、入力パケット処理装置301〜30nで所定の処理
を施される。この処理で、出力パケット処理装置311〜3
1nを指定するヘッダが付され、行方向バス201〜20nに送
出される。行方向バス201〜20nと列方向バス211〜21nと
の交叉位置には、クロスポイントエレメント（XE）411
〜4nnが設けられている。クロスポイントエレメント4ij
は、ヘッダの宛て先がｊのパケット、すなわち、出力パ
ケット処理装置31jに向かうパケットのみを捕捉し、こ
れを第10図のバッファ400に一時蓄積する。

クロスポイントエレメント4ijは、パケットを蓄積す
ると、列方向バス21jに対して、パケット送信のための
バス使用要求を出す。この使用要求は、列方向バス毎
に、バス制御回路321〜32nによって検出・制御され、１
つのクロスポイントエレメント4ijに送出権が与えら
れ、パケットの送出が行なわれる。

第10図は、クロスポイントエレメント4ijの構成を示
すものである。行方向バス20iから入力されたパケット
データは、制御回路401によってヘッダが監視され、列
方向バス21jに向かうもののみが、バッファ400に取り込
まれる。バッファ400は、入力順にデータを出力する、
いわゆるFIFOである。列方向バス21jは、データバス21j
−１と、制御バス21j−２とからなり、前者はパケット
を伝送し、後者は要求・許可といった制御信号を伝送す
る。

［発明が解決しようとする問題点］ところで、上述した従来のバスマトリックススイッチ
では、ｎ個の入力とｎ個の出力とを持つｎ×ｎスイッチ
を実現するためには、n²個のクロスポイントエレメント
を必要とする。このため、ｎが増加するに従って、クロ
スポイントエレメントの数が著しく増大してしまい、経
済性を損なう欠点があった。

この発明は、このような背景の下になされたもので、
高速で大容量のパケットスイッチを経済的に構成するこ
とを目的とする。

［問題点を解決するための手段］上記問題点を解決するためにこの発明は、複数の速度
の異なるパケット多重化された入力回線の各々に接続さ
れた複数の入力回路と、前記複数の入力回路のうち何れ
か１つを選択する第１の選択回路と、複数のパケット多
重化された出力回線の各々に接続された複数の出力回路
と、前記複数の出力回路のうち何れか１つを選択する第
２の選択回路と、前記複数の入力回路と前記複数の出力
回路とが共通利用するメモリと、該メモリを制御する制
御手段とからなり、前記複数の入力回路および前記複数
の出力回路は、それぞれファーストイン・ファーストア
ウト・メモリを有し、前記メモリは、複数のバッファを
有し、前記複数の入力回線からのパケットデータは、そ
れぞれ対応する入力回路の前記ファーストイン・ファー
ストアウト・メモリに一旦蓄積された後、前記制御手段
により制御される前記第１の選択回路により、前記入力
回路の前記ファーストイン・ファーストアウト・メモリ
の１つから読み出されて前記メモリの前記バッファに蓄
積され、この動作をタイムスロット時間毎に繰返し、さ
らに、前記メモリの前記バッファから読み出され、前記
第２の選択回路により指定された出力回路の前記ファー
ストイン・ファーストアウト・メモリに一旦蓄積された
後、前記出力回路に対応する出力回線から送出されるこ
とを特徴とする。

［作用］上記構成によれば、複数の入力回線からのパケットデ
ータは、それぞれ対応する入力回路のファーストイン・
ファーストアウト・メモリに一旦蓄積された後、制御手
段の制御により、ファーストイン・ファーストアウト・
メモリから読み出されてメモリのバッファに蓄積され
る。さらに、制御手段の制御により、パケットデータ
は、メモリのバッファから読み出され、指定された出力
回路のファーストイン・ファーストアウト・メモリに一
旦蓄積された後、出力回路に対応する出力回線から送出
される。

［実施例］以下、図面を参照して、本発明の実施例を説明する。

第１図は、この発明の第１実施例によるパケットスイ
ッチの構成を示すブロック図である。ｎ個のパケット多
重化された入力回線1101〜110nからの入力データは、入
力回路1201〜120nに供給される。入力回路1201〜120nの
各出力は、選択回路1301に供給される。選択回路1301
は、ｎ個の入力回路1201〜120nから、１個の回路を選択
するものである。選択された入力回路120iのデータが、
RAMから構成されるメモリ1300に書き込まれる。

一方、メモリ1300内のパケットデータは、選択回路13
02を介して、ｎ個のパケット多重化された出力回線1211
〜121nのいずれかに読み出され、出力回線1111〜111nに
送出される。メモリ1300は、第２図に示すように、長さ
ｍのｋ個のバッファを有し、バッファ番号とバッファ内
アドレスとによってメモリ1300内のアドレスが決定され
る。

メモリ1300には、また、アドレス制御回路1400が接続
されている。アドレス制御回路1400には、ｎ個のレジス
タ1411〜141nと、キュー1420と、カウンタ1430とが接続
されている。

ここで、レジスタ1411〜141nは、第３図に示す構成と
なっている。すなわち、各レジスタ1411〜141nは、ｎ本
の入出力回線1101〜110n,1111〜111nのそれぞれに対応
し、入力側と出力側とを別個に管理するようになってい
る。つまり、レジスタ1411〜141nは、入力回線1101〜11
0n毎に、回線状態・バッファ番号・バッファ内アドレス
を記憶するとともに、出力回線1111〜111n毎に、回線状
態・バッファ番号・バッファ内アドレス・送出待ちパケ
ットのバッファ番号を記憶している。

上記キュー1420は、空きバッファを管理する待ち行列
である。また、カウンタ1430は、クロック1120をカウン
トして分周し、アドレス制御回路1400のアドレスカウン
トを行わせるものである。

次に、本実施例の動作を説明する。

（１）メモリ1300の書き込み動作。

入力データは、入力回路120i・選択回路1301を経由し
て、アドレス制御回路1400に送られる。

アドレス制御回路1400は、入力データのヘッダを監視
して、パケットの有無と宛て先とを判定する。

パケットの先頭を受信すると、該当回線のレジスタ14
1iの入力回線状態を「受信中」とする。

キュー1420から空きバッファを読み出し、上記パケッ
トに割り当てるバッファを捕捉する。

パケットの先頭を受信したときには、バッファ内のア
ドレスを０とし、これとバッファ番号とによって、バッ
ファ内アドレスを決定する。

パケットデータをバッファに書き込む。

同時に、バッファ内アドレスを「１」歩進し、バッフ
ァ番号とともに、該当回線のレジスタ141iに書き込む。

ヘッダからパケットの宛て先を読み、宛て先の出力回
線111jに対応するレジスタ141jの送出待ちパケットを記
憶するエリアに、捕捉したバッファのバッファ番号を書
き込む。

パケット受信中は、レジスタ141iからバッファ番号と
バッファ内アドレスとを読み出して、メモリ1300の書き
込みアドレスを決定し、このアドレスにデータを書き込
む。また、バッファ内アドレスを歩進してレジスタ141i
に書き込む。

パケットの末尾を受信したら、データをメモリ1300に
書き込むと共に、レジスタ141iの回線状態を「空き」に
する。

こうして、パケットの受信動作が終了すると、その送
信動作に入る。

（２）メモリ1300の読み出し動作。

パケットの送出開始時点では、アドレス制御回路1400
は、該当回線のレジスタ141jを読み、送出待ちパケット
をさがす。送出待ちパケットがあれば、そのバッファ番
号とバッファ内アドレス０とで指定されるメモリアドレ
スからデータを読み出す。

このデータを、選択回路1302経由で、出力回路121jに
送り、出力回線111jから送出する。

バッファ内アドレスを「１」歩進する。また、レジス
タ141jの出力側回線状態を「送信中」にし、かつ、バッ
ファ番号を書き込む。

パケット送出中、アドレス制御回路1400は、レジスタ
141jの出力側回線状態にを読み取る。そして、送出中で
あれば、レジスタ141jに記憶されているバッファ番号と
バッファ内アドレスとで指示されるメモリアドレスから
データを読み出し、このデータを、選択回路1302を経由
して、出力回路121jに送り、出力回線111jから送出す
る。

同時に、バッファ内アドレスを歩進してレジスタ141j
に記憶する。

パケットの末尾を送出するときは、と同様にしてデ
ータを送出する。その後、パケットの送出に使用したバ
ッファを開放するために、このバッファ番号をキュー14
20に書き込む。

上述したメモリ1300への書き込み、読み出し動作は、
第４図に示すように、書き込みと読み出しとを交互に行
う。第４図は、回線数が２の場合について示したもの
で、回線１の書き込み→回線１の読み出し→回線２の書
き込み→回線２の読み出しという順序で行なわれる。な
お、回線数がｎのときにも同様に、回線１〜ｎのデータ
が時分割的に行なわれる。

以上説明した動作により、RAMをバッファとして使用
したパケットスイッチを構成できる。このバッファは、
ｎ個の入出力回線1101〜110n,1111〜111nによって共通
に使用できる。

なお、上記第１実施例では、１個のバッファに１個の
パケットを蓄積する場合を説明したが、ｎ個のバッファ
を使用して１個の長いパケットを蓄積することも可能で
ある。また、入出力回路1201〜120n,1211〜121nで直並
列変換、並直列変換を行えば、ｍビット並列でメモリへ
の書き込み、読み出しを行うこともできる。

第５図は、この発明の第２実施例によるパケットスイ
ッチの構成を示すブロック図である。

このパケットスイッチが、第１図に示すパケットスイ
ッチと異なる点は、次の点である。

入力回路1201〜120nおよび出力回路1211〜121nに速度
変換用のファーストイン・ファーストアウト・メモリ
（以下、FIFOという）を追加した点。

入力回路1201〜120nとアドレス制御回路1400との間、
および出力回路1211〜121nとアドレス制御回路1400との
間に、データの送受信が可能か否かを表示する信号線20
01〜200nおよび2011〜201nを追加した点。

第６図は、この第２実施例の動作を示すものである。
この図において、入力回線１と入力回線２とは伝送速度
が異なり、前者が後者よりも低速となっている。そし
て、メモリ1300への書き込みは、入力回線1,2で交互に
行なわれ、その周期は、高速側の回線２の入力周期と等
しい。よって、低速側の回線１の場合には、第６図
（Ｃ）の2Bと2Cの間のように、無効アクセスが生じる場
合がある。これは、アクセス時に書き込むべきデータ1C
がないためである。

従って、アドレス制御回路1400は、メモリ1300に書き
込むべきデータが、入力回路1201〜120nのFIFOに到着し
ているか否かを認識する必要がある。信号線2001〜200n
は、このためのものである。すなわち、アドレス制御回
路1400は、信号線2001〜200nによって、データの到着の
有無を調べ、データが到着している場合には、第１実施
例と同様にデータをメモリ1300に書き込む。一方、デー
タが到着していない場合は、メモリ1300への書き込み
や、レジスタ141jの更新動作は行わない。

読み出し側も同様である。すなわち、出力回路121jの
FIFOがデータを受信できるか否かは、信号線2011〜201n
によって、アドレス制御回路1400に伝えられる。これに
より、アドレス制御回路1400は、メモリ1300からデータ
を読み出して出力回路1211〜121nに転送すべきか否かを
判断する。つまり、出力回路1211〜121nのFIFOが空き
で、データ転送可能な場合は、第１実施例と同様にし
て、メモリ1300からデータを読み出し、転送不可能な場
合は、メモリ1300からのデータ読み出し動作やレジスタ
141jの更新動作は行わない。

なお、メモリ1300への書き込み・読み出し速度V0と入
出力回線のデータ速度Vi（ｉ＝1,2……,n）との間に
は、次の関係が必要である。

V0≧ｎ×max（Vi）以上説明した第２実施例によれば、速度の異なる回線
でパケット交換できる。つまり、速度変換装置を使用す
ることなく、経済的にパケットスイッチを構成すること
ができる。

第７図は、この発明の第３実施例によるパケットスイ
ッチの構成を示すブロック図である。この第３実施例
は、メモリ1300へのアクセスを各回線にダイナミックに
割り当てることを特徴としている。このために、入力回路1201〜120nとアドレス制御回路1400との間
に、入力回路1201〜120nからの処理要求を検出して優先
判定を行う優先判定回路1431を介挿するとともに、出力回路1211〜121nとアドレス制御回路1400との間
に、出力回路1211〜121nからの処理要求を検出して優先
判定を行う優先判定回路1432を介挿した。

なお、入力回路1201〜120n、および出力回路1211〜12
1nにFIFOを持つことは、第２実施例と同様である。

第８図は、本第３実施例における、メモリ1300へのア
クセスタイミングを示すものである。この図に示すよう
に、メモリ1300への書き込みは、入力が発生した順序で
逐次行なわれる。なお、メモリ1300への書き込み、読み
出し速度V0と、入出力回線のデータ速度Vi（ｉ＝1,2…
…ｎ）との間には、次の関係が必要である。

V0≧V1＋V2＋……＋Vn この第３実施例によれば、速度の異なる回線間でパケ
ット交換できるばかりでなく、第２実施例のように、メ
モリ1300への無効アクセスがないため、メモリの動作速
度を低減できるか、または、アクセス速度が同一の場合
は、より高速の回線を収容できる。

［発明の効果］以上説明したように、この発明は、複数回線のデータ
を１個のメモリに書き込み、また読み出すようにしたの
で、大容量のパケットスイッチを経済的に構成できる。

また、入出力回路にファーストイン・ファーストアウ
ト・メモリを設けたので、速度の異なる回線間でパケッ
ト交換を行うことができる。

更に、複数の入力回路からの処理要求を検出し、バッ
ファへの書込み順序を制御する第１の優先判定回路と、
複数の出力回路からの処理要求を検出し、バッファから
の読み出し順序を制御する第２の優先判定回路とを設け
たので、メモリへのアクセスをダイナミックに割り当て
ることができる。このため、速度の異なる回線のパケッ
ト交換が可能となるばかりでなく、メモリへのアクセス
を極めて能率的に行うことができる。

【図面の簡単な説明】

第１図はこの発明の第１実施例の構成を示すブロック
図、第２図は同実施例のメモリ1300内のバッフアの構成
とメモリアドレスとの関係を示す概念図、第３図は同実
施例のレジスタ1411〜141nの構成を示す概念図、第４図
は同実施例の動作を説明するためのタイムチャート、第
５図はこの発明の第２実施例の構成を示すブロック図、
第６図は同実施例の動作を説明するためのタイムチャー
ト、第７図はこの発明の第３実施例の構成を示すブロッ
ク図、第８図は同実施例の動作を説明するためのタイム
チャート、第９図は従来のバスマトリックススイッチの
構成を示すブロック図、第10図はバスマトリックススイ
ッチに使用するクロスポイントエレメントの構成を示す
ブロック図である。 1101〜110n……入力回線、 1110…111n……出力回線、 1201〜120n……入力回路、 1211〜121n……出力回路、 1300……メモリ、 1431……第１の優先判定回路、 1432……第２の優先判定回路、 2001〜200n……第１の信号線、 2011〜201n……第２の信号線。

フロントページの続き (72)発明者山中直明東京都武蔵野市緑町３丁目９番11号日本電信電話株式会社通信網第一研究所内 (72)発明者榊原宗東京都武蔵野市緑町３丁目９番11号日本電信電話株式会社通信網第一研究所内 (56)参考文献特開昭57−192151（ＪＰ，Ａ) ＩＳＳ84ｓｅｓｓｉｏｎ32Ｃｐａｐｅｒ２“ＡＳＹＮＣＨＲＯＮＯＵＳＴＩＭＥ −ＤＩＶＩＳＩＯＮＴＥＣＨＮＩＱＵＥＳ：ＡＮＥＸＰＥＲＩＭＥＮＴＡＬＰＡＣＫＥＴＮＥＴＷＯＲＫＩＮＴＥＧＲＡＴＩＮＧＶＩＤＥＯＣＯＭＭＵＮＩＣＡＴＩＯＮ”ＴＨＯＭＡＳＡ．ｅｔａｌ

Claims

【特許請求の範囲】

【請求項１】複数の速度の異なるパケット多重化された
入力回線の各々に接続された複数の入力回路と、前記複数の入力回路のうち何れか１つを選択する第１の
選択回路と、複数のパケット多重化された出力回線の各々に接続され
た複数の出力回路と、前記複数の出力回路のうち何れか１つを選択する第２の
選択回路と、前記複数の入力回路と前記複数の出力回路とが共通利用
するメモリと、該メモリを制御する制御手段とからなり、前記複数の入力回路および前記複数の出力回路は、それ
ぞれファーストイン・ファーストアウト・メモリを有
し、前記メモリは、複数のバッファを有し、前記複数の入力回線からのパケットデータは、それぞれ
対応する入力回路の前記ファーストイン・ファーストア
ウト・メモリに一旦蓄積された後、前記制御手段により
制御される前記第１の選択回路により、前記入力回路の
前記ファーストイン・ファーストアウト・メモリの１つ
から読み出されて前記メモリの前記バッファに蓄積さ
れ、この動作をタイムスロット時間毎に繰返し、さら
に、前記メモリの前記バッファから読み出され、前記第
２の選択回路により指定された出力回路の前記ファース
トイン・ファーストアウト・メモリに一旦蓄積された
後、前記出力回路に対応する出力回線から送出されることを特徴とするパケットスイッチ。
【請求項２】前記複数の入力回路からの処理要求を検出
し、前記バッファへの書込み順序を制御する第１の優先
判定回路と、前記複数の出力回路からの処理要求を検出し、前記バッ
ファからの読み出し順序を制御する第２の優先判定回路
とを有することを特徴とする特許請求の範囲第１項記載のパケット
スイッチ。